[原创]Cadence软件使用记录7：Allegro绘制PCB再进阶

   既然做了过孔，就要用。而且打算用过孔代替埋孔，盲孔，要看到效果。本篇就来实验一下：

   首先，PCB分层（见Cadence软件使用记录5）

   啰嗦几句：分层之后，分别是TOP - GND - PWR - BOT ，中间两层是平面，采用负片设计。

开始了：

   先分别在中间两层，划一块anti etch区域，这个区域就是一个大平面。（与AD不一样，AD认为你把我定义成internal plane了，那我就是plane了，自动帮你画好大平面，而cadence需要你自己先画一个。这里特地再申明一下，新版cadence已经不需要这么设置了，画好route keepin，再添加 分割 线就能分割，下文会讲）

• 先讲讲static solid 和 dynamic copper
  
      以top层为例，下图是static solid之后的效果
  
  
      显然，DRC满天飞，原因就是static solid是直接一个铜平面盖上来，直接GG。而dynamic copper是会主动避让过孔焊盘的，其他部分还是实体的铜。
  
      好，我们删掉刚刚错误的static solid覆铜，激活删除命令，在find中勾选shapes，然后点击之前的覆铜边框，删掉就好
  
  
  
      这。。。route keepin先被删了，只能重画？好像是的，我倒是建议，把覆铜区域相对于keepin内缩一点，就不会误伤了。
  
      到这里总结一下：
  

因此，我们选择动态铜

• 分割内电层

   直接画线就行，注意是在anti etch层，因为是负片。建议分割线粗一些，压差越大越粗。
Edit->splite plane->create


   依次 赋值 就好了

• 布线过孔
  
      在GND层可以看到DGND过孔的flash连接，上篇设置的flash区域在这里却是被挖空的，而D3V3直接用anti pad与GND层保持距离，因为这一层与D3V3无关
  
  
      同样的，切换到PWR层，D3V3又出现flash，而DGND用anti pad
  
  
      如果A3V3的过孔打在D3V3区域呢？那肯定都是anti pad保持距离，因为这个过孔与这两个区域都不连，所以不会有flash出现

这里说一下，有不少人建议新手都用正片设计，可以省去flash设计。我觉得非常不好！路迟早要走的，要弄明白为什么才能理解更深刻，才能设计的更好。

有的朋友可能怎么切换图层，都看不到flash花型，如果确实是按照之前的流程做的，那有可能是显示 控制 的问题：


   勾选Thermal Pad就好了

• 一些注意点
  
  
      我是觉得直接smooth比较好，省的返工
  
  
  
      红圈对比前后铜皮避让尺寸。
  
  
  
  
  
      比如我们在TOP覆铜，NET是AGND。AGND的SMD焊盘是十字的，AGND的VIA是全包围的
  
• 遗留问题
  
      上篇文章末尾提到
  
      PADSTACK ERRORS and WARINGS:
  
      INTERNAL LAYERS: are defined for this padstack .When loading this padstack
  
      into adesign,only the internal layers with names matching those defined in the design will be used
  
      我觉得是 VIA的name 与内电层名称相同才会连接，如D3V3，不同则不会，如A3V3，因为虽然是PWR层，但分割的区域name是D3V3不是A3V3
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