S-Parameter深度解析：SI篇(6)

1. 前篇我们了解了回损可以描述一个端口上反射的情况。在实际应用中，我们有哪些措施可 以减小反射，落实在我们实际的PCB上呢？

a) 对于低速数字信号，可以使用始端串阻或者末端端接。这个在SI的第一篇就提到了。也是最常见的减小反射的措施，可以回看一下前面几篇。

b) 保证参考平面的完整，也就是信号回流的连续性。因为对于速率比较高的信号，它的回流电流都是从传输线下面最小环路电感的路径来进行回流的。

c) 优化走线拓扑。比较经典的比如I2C的菊花链拓扑，DDR地址线的菊花链拓扑等。貌似现在比较常用的还是菊花链，最后在链的末端可以添加RC端接，减小反射。具体波形可以用IBIS仿真。

d) 对于像如FPGA这样的器件，它的IO端口是可以调节设置驱动电流大小的。在遇到走线长度过长或者过短的时候，都可以适当调节驱动电流大小，比如4mA,8mA,12mA,16mA等，来优化信号质量。

e) 对于高速信号来说，比较常见的就是优化反焊盘（焊盘/换层过孔/连接器/），优化这些阻抗不连续点的反焊盘。Ansys HFSS用的很多。近几年又出来了一个HFSS 3D LAYOUT的新组件，可以直接导入PCB进行仿真，如果把HFSS比作C语言的话，那么3D LAYOUT就是C++。用起来更加快捷方便，但是HFSS操作最自由，但是没有那么快捷。

f) PCB背钻，之前PCB篇的时候就提过，这个工艺可以很好的减小信号过孔的STUB。当然背钻也无法使得stub=0​。一般会有个2~​8mil左右的精度的。

g) 蛇形走线

可能有时候会看到PCB上的一些高速线会这么不断的折返走线，这又是为什么呢？

之前在PCB篇的时候，我们说过PCB叠层中间有介质层PP，它是一种玻纤布的东西做的，而这个东西放大了看是网状结构，如下图两种型号1086和3313的放大图，可以发现前面的网比较稀疏，后面的比较密，如果一根很长的走线直着走，那很有可能它的一半在玻纤布上，另一半一直在孔上面，这样就会导致阻抗和理论计算的值有较大偏差。当然这操作在速率不是特别高的时候也不用如此。有的PCB板厂也可以转动PP一定角度，这样线就不用这样子了。

2. 看了RL，那么IL插损如果在实际应用中尽量让插损小呢？

a) 其实RL和IL是 ，他们理论上相加等于1的，此削彼长。当然这个是系统自身没有损耗的时候，当然这只是理想状态。所以减小回损，自然插损也就会减小。

b) 由于趋附效应的存在，比如大家都是0.5OZ的铜厚，但是无奈信号速率一高，它的电流只存在下方特别粗糙的那一小段上。使用粗糙度比较低的铜箔，可以减小导体损耗。不同的PCB铜箔，它的粗糙度不同。高速PCB常用的像RTF,HVLP 粗糙度只有10um以下，普通的压延铜大约在20um左右。导体损耗上会比普通铜箔好很多。

c) 使用Dk Df低的高速板材，可以有效减少介质损耗。对于高速信号，介质损耗相对于导体损耗占主导地位。之前PCB篇里面提过的板材的一个图上面就把板材按照Df列了一个等级。越高速的板子，就需要选用Df越小的板材，这样才能保证链路在一定长度内损耗不至于达到接收端识别不到。可以回顾一下之前的文章。

d) 抑制共模分量。在PCB走高速差分线的时候，保证差分PN之间等长是必要操作。那么如果不太等长的话，会出现什么情况呢？ 这个会导致差模转共模，或者说共模转换的差分S参数分量变大，而差模差损会变差（差分S参数后面会提到）。

3. 混合模式S参数

把单线转换为差分S参数，如下面4端口S4p，经过转换之后，可以得到共模差模S参数。每对差分线变成两个端口，而不是4个端口。在高速差分信号中一般都会使用这种混合模式S参数而不是单端口S参数，因为在高速接口的电气协议里面也是按照差分S参数来规定Spec的。

这篇主要总结一下回损插损与PCB的在实际应用中的密切联系。

参考文献：

Advanced Signal Integrity For High-Speed Digital Designs STEPHEN H. HALL HOWARD L. HECK

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