Allegro 17.x中Design Outline的使用

Allegro 17.x design outline的使用

• Cadence 绘制板边框Outline与绘制禁止布线区（Route Keepout）
• Allegro禁布区打过孔或走线消除DRC错误

原文链接：https://blog.csdn.net/shjhuang/article/details/72852702

在cadence allegro 17.2 之前，电路板的外观、内部开窗、开孔等均可以通过Board Outline层定义得到。但是到了17.2之后，在输出Artwork的时候，会提示错误 对话框  ，如下：


   提示使用DESIGNED_OUTLINE和CUTOUT层来定义你的电路板外观。

当然，你不理会它这个提示，照样使用Board Outlinel来定义电路板外观也是可以的，毕竟输出Gerber文件后，电路板厂家才不管你的软件是怎么定义的呢。

但是你要面临两个问题（我目前发现的）。

1. 每次输出Gerber文件都会跳出上述对话框，很烦人。
2. 输出3D图形的时候，看不到电路板哦。

解决的办法就是老老实实使用Designe Outline层定义电路板尺寸、内部开窗等。如何使用？

   2. 放置电路板外观，及Design Outline，这个和17.2之前的版本不一样，不能使用画线的方式添加Designe Outline，因为画线时在Board Geometry类中并未能找到Design Outline或Cutout子类。只能通过添加shape的方式添加。

   3. 与Board Outline不同的是，电路板内开窗不能使用Design Outline，而是使用Cutout来定义，操作方式参考上面第二点。

以上，就是使用Design Outline和Cutout定义电路板外观的操作方式。

最后你需要去掉刚才收到的那个烦人的对话框，做法就是：打开Artwork Control Form将每层的BOARD GEMOETRY/OUTLINE去掉，替换成DESIGN OUTLINE和CUTOUT即可。

Cadence 绘制板边框Outline与绘制禁止布线区（Route Keepout）

原文链接：https://blog.csdn.net/qq_36075612/article/details/111028704

概述

   本人使用Cadence 17.4版本，在这做下笔录，绘制板边Outline与绘制禁止布线区（Route Keepout）方法。

一、绘制板边

   1）首先在窗口右侧，选择Board Geometry Class(父类)中Outline Subclass（子类）

   2）、在工具栏中选择Add->Rectangle，画矩形边框，当然也可以使用Line，通过下面命令窗口输入坐标点来，绘制板框，还有可以根据结构给出的CAD图. DXF文件  来定板型。

在这只要介绍Cadence 自带的画线来绘制板框。

3）在菜单栏中Shape-> Compose   shape

Allegro禁布区打过孔或走线消除DRC错误

原文链接：https://blog. csdn .net/adubyron/article/details/106123046

在一些特殊的地方，我们不允许铺铜，但是可以走线和打孔。这时我们想到的是在Allegro区域中画一个Route Keepout区域，来禁止所有的铜与线走进来。如果我们的线走进来，会报DRC错误。那我们怎么反这个错误消灭呢？

第一种：执行Wavie DRC，把允许错误的DRC隐藏起来。

执行 Display   》status可以查看隐藏的DRC个数。

第二种：允许在此区域内打孔走线，但不允许铺铜。

执行：Edit》properties命令。Find栏勾选shapes，选择禁止布线区域，系统自动弹出如下窗口：

免责声明：本文系网络转载或改编，未找到原创作者，版权归原作者所有。如涉及版权，请联系删