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可编程输入/ 输出单元简称I/O 单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入/ 输出信号的驱动与匹配要求，其示意结构如图2-4 所示。FPGA 内的I/O 按组分类，每组都能够独立地支持不同的I/O标准。通过软件的灵活配置，可适配不同的电气标准与I/O 物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。目前，I/O 口的频率也越来越高，一些高端的FPGA 通过DDR 寄存器技术可以支持高达2Gbps 的数据速率。
图2-4 IOB内部结构
外部输入信号可以通过IOB 模块的存储单元输入到FPGA 的内部，也可以直接输入FPGA 内部。当外部输入信号经过IOB 模块的存储单元输入到FPGA 内部时，其保持时间(Hold Time) 的要求可以降低，通常默认为0。为了便于管理和适应多种电器标准，FPGA 的IOB 被划分为若干个组(bank)，每个bank 的接口标准由其接口电压VCCO 决定，一个bank 只能有一种VCCO，但不同bank 的VCCO 可以不同。只有相同电气标准的端口才能连接在一起，VCCO 电压相同是接口标准的基本条件。
CLB 是FPGA 内的基本逻辑单元。CLB 的实际数量和特性会依器件的不同而不同，但是每个CLB 都包含一个可配置开关矩阵，此矩阵由4 或6 个输入、一些选型电路( 多路复用器等) 和触发器组成。 开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。在赛灵思公司公司的FPGA 器件中，CLB 由多个( 一般为4 个或2 个) 相同的Slice 和附加逻辑构成，如图2-5 所示。每个CLB 模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM 和分布式ROM。
图2-5 典型的CLB结构示意图
Slice 是赛灵思公司公司定义的基本逻辑单位，其内部结构如图2-6 所示，一个Slice 由两个4 输入的函数、进位逻辑、算术逻辑、存储逻辑和函数复用器组成。
图2-6 典型的4输入Slice结构示意图
算术逻辑包括一个异或门(XORG) 和一个专用与门(MULTAND)，一个异或门可以使一个Slice 实现2bit 全加操作，专用与门用于提高乘法器的效率；进位逻辑由专用进位信号和函数复用器(MUXC) 组成，用于实现快速的算术加减法操作；4 输入函数发生器用于实现4 输入LUT、分布式RAM 或16 比特移位寄存器(Virtex-5 系列芯片的Slice 中的两个输入函数为6 输入，可以实现6 输入LUT 或64 比特移位寄存器) ；进位逻辑包括两条快速进位链，用于提高CLB 模块的处理速度。
业内大多数FPGA 均提供数字时钟管理( 赛灵思公司的全部FPGA 均具有这种特性)。赛灵思公司推出最先进的FPGA 提供数字时钟管理和相位环路锁定。相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。
大多数FPGA 都具有内嵌的块RAM，这大大拓展了FPGA 的应用范围和灵活性。块RAM 可被配置为单端口RAM、双端口RAM、内容地址存储器(CAM) 以及FIFO 等常用存储结构。RAM、FIFO 是比较普及的概念，在此就不冗述。CAM 存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM 中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。除了块RAM，还可以将FPGA 中的LUT 灵活地配置成RAM、ROM 和FIFO 等结构。在实际应用中，芯片内部块RAM 的数量也是选择芯片的一个重要因素。
图2-7 内嵌的块RAM
单片块RAM 的容量为18k 比特，即位宽为18 比特、深度为1024，可以根据需要改变其位宽和深度，但要满足两个原则：首先，修改后的容量( 位宽 深度) 不能大于18k 比特；其次，位宽最大不能超过36 比特。当然，可以将多片块RAM级联起来形成更大的RAM，此时只受限于芯片内块RAM的数量，而不再受上面两条原则约束。
布线资源连通FPGA 内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。FPGA 芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。第一类是全局布线资源，用于芯片内部全局时钟和全局复位/ 置位的布线；第二类是长线资源，用以完成芯片Bank 间的高速信号和第二全局时钟信号的布线；第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。
图2-8 FPGA内部互连布线
在实际中设计者不需要直接选择布线资源，布局布线器可自动地根据输入逻辑网表的拓扑结构和约束条件选择布线资源来连通各个模块单元。从本质上讲，布线资源的使用方法和设计的结果有密切、直接的关系。
内嵌功能模块主要指DLL(Delay Locked Loop)、PLL(Phase Locked Loop)、DSP 等软处理核(Soft Core)。现在越来越丰富的内嵌功能单元，使得单片FPGA 成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC 平台过渡。
DLL 和PLL 具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及占空比调整和移相等功能。赛灵思公司生产的芯片上集成了DCM 和DLL，Altera 公司的芯片集成了PLL，Lattice 公司的新型芯片上同时集成了PLL 和DLL。PLL 和DLL 可以通过IP 核生成的工具方便地进行管理和配置。DLL 的结构如图2-8 所示。
图2-9 典型的DLL模块示意图
内嵌专用硬核是相对底层嵌入的软核而言的，指FPGA 处理能力强大的硬核(Hard Core)，等效于ASIC 电路。为了提高FPGA 性能，芯片生产商在芯片内部集成了一些专用的硬核。例如：为了提高FPGA 的乘法速度，主流的FPGA 中都集成了专用乘法器；为了适用通信总线与接口标准，很多高端的FPGA 内部都集成了串并收发器(SERDES)，可以达到数十Gbps 的收发速度。
赛灵思公司的高端产品不仅集成了Power PC 系列CPU，还内嵌了DSP Core 模块，其相应的系统级设计工具是EDK 和Platform Studio，并依此提出了片上系统(System on Chip) 的概念。通过PowerPC™、Miroblaze、Picoblaze 等平台，能够开发标准的DSP 处理器及其相关应用，达到SOC 的开发目的。
此外，新推出赛灵思的FPGA 系列如Virtex-5 LXT 还内建了PCI Express 和三态以太网MAC 硬核(TEMAC)，与软核实现方式相比，硬核可以把功耗降低5~10 倍, 节约将近90% 的逻辑资源。
Xilinx 三态以太网MAC 核是一个可参数化的核，非常适合在网络设备中使用, 例如开关和路由器等。可定制的TEMAC 核使系统设计者能够实现宽范围的集成式以太网设计，从低成本10/100 以太网到性能更高的1GB端口。TEMAC 核设计符合 IEEE 802.3 规范的要求，并且可以在 1000Mbps、100 Mbps 和 10 Mbps 模式下运行。
另外，它还支持半双工和全双工操作。TEMAC 核通过 Xilinx CORE Generator™ 工具提供，是 Xilinx 全套以太
网解决方案的一部分。
2.1.3 软核、硬核以及固核的概念
IP(Intelligent Property) 核是具有知识产权核的集成电路芯核总称，是经过反复验证过的、具有特定功能的宏模块，与芯片制造工艺无关，可以移植到不同的半导体工艺中。到了SOC 阶段，IP 核设计已成为ASIC 电路设计公司和FPGA 提供商的重要任务，也是其实力体现。对于FPGA 开发软件，其提供的IP 核越丰富，用户的设计就越方便，其市场占用率就越高。目前，IP 核已经变成系统设计的基本单元，并作为独立设计成果被交换、转让和销售。
从IP核的提供方式上，通常将其分为软核、固核和硬核这3类。从完成IP核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复用使用性最高。
1． 软核(Soft IP Core)
软核在EDA 设计领域指的是综合之前的寄存器传输级(RTL) 模型；具体在FPGA 设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是IP 核应用最广泛的形式。
2． 固核(Firm IP Core)
固核在EDA 设计领域指的是带有平面规划信息的网表；具体在FPGA 设计中可以看做带有布局规划的软核，通常以RTL 代码和对应具体工艺网表的混合形式提供。将RTL 描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。目前，固核也是IP 核的主流形式之一。
3． 硬核 (Hard IP Core)
硬核在EDA 设计领域指经过验证的设计版图；具体在FPGA 设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP 硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。
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