FPGA之Modelsim手动仿真教程：详细步骤

       Mentor公司的 ModelSim  是工业界最优秀的语言仿真器，它支持 Windows  和Linux系统， 是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、单一内核仿真，不仅编译仿真速度业界最快、编译的代码与平台无关，而且便于保护IP核。它还提供了最友好的调试环境，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段，它是FPGA/ASIC设计的首选仿真软件。

一般而言，对于时序要求不严格的小规模设计，我们一般只进行功能仿真。

   功能仿真需要的文件：

   1．设计HDL源代码：可以使VHDL语言或Verilog语言。

   2．测试激励代码，也被称为 TestBench ：根据设计要求输入/输出的激励程序，由于不需要进行综合，书写具有很大的灵活性。

   3．仿真模型/库：根据设计内调用的器件供应商提供的模块而定，如：FIFO、ADD_SUB等。

操作流程：

• 首先在项目工程文件夹下面建立testbench文件夹

• 建立Modelsim工程并添加仿真文件
• 
• 选中上面的testbench目录  
• 在modelsim中建立project，选择File->New->Project，如下图所示：
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