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在很多应用型公司，DDR部分的设计都是按照CPU主芯片搭配过的DDR进行选型设计，不敢越雷池一步，由于DDR跑的速度实在太快，会涉及到辐射、信号完整性、地的完整性、最小系统的稳定性，很少有厂家会去自己冒险去做创新设计，都是参考CPU给出来的最佳芯片型号、最佳layout布局布线、阻抗要求进行copy拷贝设计。
由于这个DDR太高深莫测，机哥我尽量按照我的逻辑来进行介绍，俗话说：讲到哪里黑，就在哪里歇，一定让你满意。
1、大局观介绍DDR
最近机哥看多了脱口秀大会，经常看到老罗说的大局观，咱们也就先从大局观来介绍一下DDR。
1、从一国独大到三国鼎立
自美国Advanced Memory 推出首款1K DRAM至今已经超过50年，积累创造了1万亿美元的产值，DRAM市场格局变化风气云涌，从1980年代的百家齐放，到2000年的战国纷争，再到现在的寡头垄断，全球的DRAM市场的玩家在不断变化。
目前DRAM芯片的市场格局是三星、SK海力士和镁光统治，三大巨头市场占有率合计超过95%，而三星一家公司市占率就已经逼近50%，寡头垄断的格局使得中国企业对于DRAM芯片议价能力很低，也使得DRAM芯片成为我国受外部制约最严重的基础产品之一。
2、价格周期是周期性变化
如果你是公司采购，恰好也经历过17年的存储，恰好也是负责存储芯片的采购，那么恭喜你，已经过了地狱的阶段，不过很多人依旧不清楚那一轮存储价格为什么会涨的这么疯狂，那么我们来看看最通用的一颗4Gb DDR3的价格周期走势图可以很清楚的解释这些疑惑。
像所有存储器一样，DRAM价格变化呈现周期趋势。如上图所示， DRAM 价格在2013年初到2016年中经历了一波价格下跌之后开始一波上扬，在2017 年底到达高点，然后又连续跌了2年，到2019年底触底。
回顾上一波价格的上涨与下跌，其行情的变化主要来自于供需失配：2017年，供给端，DRAM厂家同年将部分产能转移至3D NAND,并无扩产计划；需求端，2017年无论是手机还是服务器销量均跨上历史最高点，下游需求旺盛。供需失配的结果就是DRAM 颗粒缺货严重，全年价格一直处于上升趋势。
从2018年开始，需求端手机销量开始下滑，服务器销量增速也开始下降，供给端则由于三大厂商开始逐步扩产而增加供给。在新一轮的供需失配情况下，高昂的价格更加抑制了下游的需求，因此价格便一路下滑。
吃瓜群众：机哥、机哥，那现在DRAM的市场行情是回暖上行还是受到疫情影响继续转头向下呢，是否有投机倒把囤货赚上一笔的可能性？
这个嘛，还真不好说，理论上从19年年底就应该是处于上行的趋势，疫情突然来了，反而对这个趋势有一定减弱，不过机哥的判断还是肯定的，价格是处于上行的趋势，囤货嘛建议就没有必要了，毕竟很多终端厂家都为了考虑DDR最小系统的稳定性，都需要从正规代理渠道拿货，市场上也不会像17年那样的缺货，饥不择食的地步，现在机哥慢慢来说为什么价格是上行趋势。
根据Gartner统计及预测，DRAM下游需求市场格局较为稳定，移动端电子产品为首，服务器次之，两者之和约为65%，个人电脑约为20%，由于移动手机、平板等终端的发展，电脑的需求近年一直呈现缓慢下降的趋势,打蛇打七寸，咱们就重点说说服务器和移动电子产品的手机的需求量。
首先来说说服务器的需求，在5G时代云计算将加速普及，边缘计算、物联网等新增应用将带来巨量的数据流量，井喷的数据流量需要更强算力的服务器支持，运营商、云服务厂商将进入大量建设数据中心的阶段，服务器需求将持续增长；由于产品老化、性能升级等原因，服务器更换周期一般为3-5年，2017年、2018年采购的大量服务器将于未来几年进行更换，带动服务器需求。
手机的DDR内存越来越大
手机运行大小和运行速度没有直接的关系，但内存越大同时运行的程序更多、可运行更大的程序，当正运行程序的数据量接近于内存大小，内存大小将直接影响手机的运行速度，目前手机软件的大小正伴随着功能的增加而逐渐变大，手机运行内存逐渐增大已经成为趋势。
4G换5G手机的换机潮即将到来
与4G通信技术相比，5G通信技术用户体验速度可达到1Gbps，是4G的100倍，2019年5G手机的市场渗透率约为1%，2025年5G手机用户将达到8.16亿户，移动用户渗透率将达到48%左右，4G到5G的“升G换机潮”即将来临，而且5G手机运行内存容量要求也有所增加。
综合上述最大的两个需求端都将有反弹的需求，2020年虽然有疫情影响，企业缩减开支，个人消费可能导致计算机、电子消费市场的短期低迷，从长期来看，云服务的需求会增长、推动云数据中心超级计算机需求增加，5G建设带动基站服务器与5G手机需求量增加；云端游戏不断推陈出新，对于终端画面处理能力要求也有所提升，所以DRAM的需求量将持续从2020年增长。
说了需求端，咱们再再来看看供给端，目前三星、海力士、美光三大巨头就占据了95%的市场，所以也比较简单，直接看看三家工厂的产能有没有扩产计划，设备投资计划就知道供给端的变化情况了。而且经历过17年的产能扩产，导致18-20年持续价格低迷，所以这些厂家的扩产需求相对比较谨慎。
据中国闪存市场报道，2020年，SK海力士可能会对无锡C2F工厂进行设备投资，增设DRAM产线，主要用于10nm级DRAM技术，月产能约3万片，三星再次启动新一轮扩产计划，向投资平泽1号、2号工厂投资7.3兆韩元，初期月产能规模分别约2-3万片DRAM，国内产商合肥长鑫预计2020年将产能由2019年末2万片/月，提升至12万片/月。
从上图三大家族的产能来看，今年的产能相对于19年基本上小幅增加了10%左右，如果不是疫情的影响，这个增幅是完全cover不住需求端的增加，价格会是很大的涨幅，幸运的是厂家也在及时进行扩产的供给。从DRAM厂商设备支出来看，2021年的增长幅度会是比较大的。
机哥预测：综合需求端、供给端来看，DRAM的价格在2021-2023年应该会以15%-25%左右的幅度进行涨幅。
3、DDR的技术趋势发展简单介绍
DDR是双倍速率同步动态随机存储器，在SDRAM的基础上发展而来，与SDRAM相比，它可以在一个时钟读写两次数据，使得数据传输速度加倍。主要应用在个人计算机、服务器上。
自2000年DDR1推出之后，20年内DDR系列已更新到第五代，主要发展方向为工作效率提升与工作电压降低。
2018年至2020年，海力士、镁光、三星先后宣布完成DDR5研发，相比于DDR4，DDR5具有更高的带宽，更快的速率，更低的功耗。根据JEDEC协会，DDR5突发长度增加到BL16，存储区计数增加至32，为DDR4的两倍，最高速率可达4.8Gbps，是DDR4的150%，输入缓冲和核心逻辑的供电电压降低至1.1V。
DRAM的技术发展路径是以微缩制程来提高存储密度，制程工艺进入20nm之后，制造难度大幅提升，内存芯片厂商对于工艺的定义以具体线宽转为为在制程范围内提升二或者三代技术来提高存储密度。譬如，1X/1Y/1Z是指10nm级别第一代、第二代、第三代技术，未来还有1α/1β/1γ。
目前市场上DRAM的应用较为广泛的制程是2Xnm和1Xnm，三星、镁光、海力士等巨头厂商均已开发出1Znm制程的DRAM。国产DRAM厂商合肥长鑫已量产的DRAM为19nm制程，预计2021年可投产17nmDRAM，技术与国际先进的厂商还有比较大的差距。
2、汽车电子DDR的相关特点
1、车规级要求，10倍要求于消费级
但与消费级市场不同的是，由于供应链严格的标准把控及相对更长的供货周期，车载存储器本身在设计和生产上也面临着更多的高阶挑战。“汽车的门槛在于它的规格和需求，经历的时间非常长，由于很多车载端的应用关乎人生安全，因此门槛非常高。包括像德国大厂的车规，比如简单的像AEC-Q100，虽然是一个很简单的车规，但是进来之后还有ASPICE，Level 1、Level 2以及Level3，要符合这些标准用的设计就必须要比消费性电子的强度强10倍，比如半导体的制程我们都要另外付费给台积电来做特殊的制程，硬件设计要符合车规的设计过程，软件也需要符合车规规定的软件写的方法和过程，要求非常严谨，而且这不是一般的公司可以做的，你必须要有足够的承诺才行。
存储器的环境适应性能设计也充满挑战。与大多数搭载于汽车端的半导体器件相同，车载存储器也时常需要经历高温、雨雪、电磁波干扰以及振动等各种恶劣的环境，而不同的行驶环境对存储器性能的设计也提出了不同的要求，如何能够在这些严苛应用环境下仍能保持存储器件的随时可读、可写以及长时存储等能力，成为各大厂商决胜全球车载存储市场的关键。
在环境适应性设计上，宽温控制以及抗干扰性能是其中最主要的两块，也是当前市场评估车载存储器的实际性能的关键指标。栗雪利告诉记者：“由于汽车行驶的外部环境温度变化非常大，比如像后视镜那个区域，太阳长时间照射后的温度可以达到90-100度左右，这对存储器的宽温控制性能有很高的要求，在车载存储器的设计上我们一般都需要做从-40度到105度的温度设计，以保证在极低温环境和高温环境下的宽温范围内存储性能都可稳定发挥；另一方面，在很多驾驶环境下会经常有电磁波等环境干扰，这对数据的可靠性也会产生不小的影响，所以在设计上也会针对存储器的抗干扰性能做很多工作。”除此之外，在关乎整车行驶安全性的部分，车载存储器在响应速度、抗振动、可靠性、纠错机制、Debug机制、可回溯性以及数据存储的高度稳定性等方面，相比消费类产品来说也都提高了很多个量级。
目前车规级的DRAM市场 50%左右是镁光市场，30%是ISSI和海力士，消费级的巨头三星反而在这个市场上算是新手，刚进入车规级市场不久，而且车规级的DDR要求是10年内不能停产，停产后也要满足继续供货3-5年的要求。
2、目前车载电子的DDR容量要求偏小
这里先普及一个概念，1Byte=8bit ，这个是大学学过的数据换算，这里就不重复讲解了。比如我们看到一个DDR描述，海力士的DDR3，H5TC2G63GFR-PBK 2Gb(128M*16)，这颗DDR3的容量大小就是256MByte=2Gb，而我们产品上经常标记的是Byte为单位的，所以如果一个手机的配置是1GB DDR，那么就需要使用这样的4颗DDR3才能达到1GB，而且手机里面目前基本上都是2GB起，华为P40 的配置更是达到了8GB，比好多笔记本的配置还高。
1、常见液晶仪表的DDR的配置要求
上图是IMX6D 平台做的12.3寸液晶仪表的DDR资源消耗情况，主程序消耗了536MB，3D车模消耗了50M，全景导航界面合成消耗了158M，总共消耗了744MB，所以使用这个平台的液晶仪表方案一般都是选用1GBbyte的DDR3就可以满足设计冗余要求。
这里其实还有很大优化空间，主程序优化，同时如果3D的显示效果不复杂，我司使用了IMX6D平台占用DDR内存为300MB，完全可以使用512MB的DDR3就可以满足设计要求。
如果是一些低端方案的仪表，此时的DDR要求更低，一般都可以使用CPU内置的RAM就可以满足要求。
2、常见的导航中控的DDR配置要求
目前的导航中控一般都采用安卓操作系统，至少都是安卓7.0以上的操作系统，此时由于车载导航上的应用比较少，所以比较多的内存消耗都是一些车身相关的应用。下图是全志T7主芯片平台中的DDR消耗情况，可以看到语音控制、图片资源、地图等资源是最占用DDR内存。即便是这种情况下，总的消耗也才600M不到，而且这些线程不可能同时都工作，此时选用1GB的DDR是完全满足要求的。
我们再来看看一个IMX6Q平台的DDR消耗情况，此时可以看到总共消耗的DDR存储空间峰值是1400MB左右，所以这个DDR存储要选择2GB大小，否则满足不了设计要求，可以看到这个OS、其他应用、导航、图片、语音都是耗费资源比较大的。
看得这里，你是不是想问，那为什么经常拆板子，这么多颗DDR一起呢，一颗2GB的DDR不就可以了么，这里其实涉及到位宽的内容，这里就不详细讲解了，可以看到IMX6Q CPU是支持64位的DDR3，此时我们就可以选择4颗H5TQ4G83CFR-RDI 4Gb(512M*8)，这颗DDR3的容量大小就是512MByte=4Gb，4颗512MByte的DDR3容量就是2GByte。
咱们再来看看ISSI DDR在18-19年的时候车载DRAM的配合主控的型号，汽车电子当时都还是比较单一的产品，没有出现域控制器，DRAM的需求都比较小，下图的容量是Gbit，单颗最大的才4Gbit，相当于512MBbyte，基本上出货的时候配置2颗就可以满足一般的要求。
可以看到中控导航、T-box、360环视、仪表，ADAS控制器这些使用的都是DDR3为主，甚至部分都是DDR2，单颗的容量普遍不高，基本上是2Gbit和4Gbit，只有个别的采用了LPDDR3。
3、车载DDR龙头老大镁光布局
我们可以看车载DRAM龙头老大镁光的DDR3的布局，容量从1Gbit-8Gbit都有涵盖，全系1-2Gbit的DDR主要采用的是30nm的工艺，部分4Gbit采用的是25nm工艺。
而且单颗8Gbit的DDR3在整个市场上基本上都很少见，目前已知的就镁光和ISSI有单颗这样的容量，可以满足客户有一些车联网的应用需求在中控导航的时候，可以使用到大容量8Gbit的DDR3。
这里右边大家可以看到芯片有不同位置，是尾缀有三种，IT是工业级，温度是-40-85℃
AIT温度是工业级温度-40-85℃，性能是汽车级性能，价格比IT的可能还便宜。
AT是汽车级 -40-105℃
UT 是汽车级-40-125℃
这里跟大家再说明一下，并不是车上所有的电子都要使用汽车级的要求，会根据该产品在车上的安全等级要求有不同的策略，比如安全等级比较高的液晶仪表，作为安全件，此时就必须要使用汽车级的宽温芯片，如果是车载娱乐导航中控，这部分是可以使用工业级芯片去设计满足要求的。
DDR4的容量就偏大一些了，最低都是4Gbit单颗，而且16Gbit的工艺使用的是10nm中1γ的工艺了。
3、智能座舱对于DDR容量的需求
1、传统多屏互动方案中对于DDR需求容量增大
上个章节可以看到，传统的液晶仪表最普遍的需求是512MB的DDR容量需要，中控导航普遍的是1GB DDR的需要。我们再来看看传统方案中的多屏互动显示的方案中对于DDR的需求。
车上的最初的多屏互动需求很简单，就是希望把中控导航显示屏中的一些有用内容传输给驾驶人员在液晶仪表上显示，或者给后排人员的娱乐显示屏做播放一些音乐或者视频类的节目，其实还不是真正意义上的双屏互动，仪表部分的内容也基本上不需要传输到娱乐中控这边。
车内的金属众多，无法像手机、电视那样直接WIFI 中的DLNA无线传输协议，这样无法保障信号的稳定性，目前主流方案还是使用车载对传芯片，通过有线的双绞线抗干扰能力强一些，而且传输带宽大，稳定性强是一个基于目前情况下的最佳选择。
上图是传统方案中，用一个IMX6X 做CPU中控娱乐系统架构，同时可以把地图等导航信息传输到仪表显示屏的方案。
这样就是一芯多屏的方案？其实不是的，只是把中控导航这边最常见的一些地图、收音、音乐播放等信息可以传输到液晶仪表那边去做显示，这样驾驶人员就可以直接在仪表盘上可以看到导航相关信息，其实仪表那边还是有一颗CPU。
如果此时还需要在仪表上显示播放的歌词信息，此时还需要一个私有CAN协议，让中控把歌词信息通过CAN协议传输给到仪表这边。
而且还需要输出给后排娱乐显示屏做显示，此时的图像处理任务变重，可以看到此时中控对于DDR的需求变大，至少是2GB的需求。
2、娱乐域域控制器的DDR需求。
目前的娱乐域的域控制器主要是一颗CPU，同时输出给液晶仪表、中控娱乐、或者增加一个HUD或者后排娱乐屏的需求，此时前面文章提到过，此时由于不同的系统等级要求，需要液晶仪表那边是RTOS实时操作系统，而中控娱乐这边需要更多的灵活应用和布局，所以目前主流的都是使用QNX的 hypervison，CPU及外部硬件资源通过QNX Hypervisor虚拟化共享，这个时候DDR的资源就显得尤为重要了，不再是简单的1+1＞2的关系，必须要考虑到一定的冗余量。
上图就是IMX8的智能座舱的架构图，此时的DDR 配置至少需要4GB，如果中控娱乐导航中有高清图像、车联网、APP相关应用，此时还需要考虑到8GB的配置。
域控制除了要考虑容量，还要考虑DDR的带宽，CPU的DDR带宽能力越强，相同情况下处理的数据量越大。下图是目前主流的几个CPU平台的数据能力，可以看到DDR的带宽最少的都是25.6GB/s。
想想如果处理不压缩的图像数据，我们来看看4K的图像数据有多少，3840*2160*24bit*60fps=11943936000bits= 1.39GB/s ，处理一个4K的图像数据就需要这多大的数据量，而且允许占的内存带宽还会更大。
这里解释一下DDR带宽和容量的关系。
其实可以用水桶的大小来表示DDR的容量，水龙头放水量大小来表示DDR的带宽，假如你家里要炒菜，此时不同的菜需要的水是不同的，比如红烧牛肉就需要更多的水，比如干煸四季豆就要的水就很少，此时这里的菜就是咱们中控导航的应用APP，就类似于不同的应用占的DDR内存需求大小是不同的，当时总的水桶是越大越好，这样也能炒更多的菜，也即CPU可以支持跑更多的应用。当然也有一个平衡点，如果水桶越大，也就是DDR容量越大，需要的成本是更贵的。
DDR的带宽就可以用水龙头的大小来表示，此时的水龙头越大，放水的速率也就越快，你想想如果你锅里面的红烧肉马上没有水了，是不合适希望能够快速把水放上到锅里面，同理如果是打高清游戏的APP，如果分辨率要求高，而且图像刷新率又高，此时就需要DDR的带宽非常大，否则没有办法一下传输那么多数据过去，满足不了应用需求。
总结起来就是DDR的容量是满足所有应用的总合，而DDR带宽是为了满足最大的应用的传输速率要求，两个要匹配合适才是最佳搭档，比如DDR使用的很多片的DDR2，虽然总的容量虽然上去了，但是DDR2的速率不快，总的带宽也就不快，此时就有点像是小孩穿大鞋子，不合适。用上面的那个例子就是，家里放了一个非常非常大的水桶，但是水龙头却是非常小，根本无法满足炒菜的需求。
4、自动驾驶对于DDR的带宽和容量大增
1、特斯拉 FSD AP3.0 DDR容量和带宽解说
既然谈到自动驾驶，我们直接先上硬菜，直接就先呈现特斯拉AP3.0（FSD版）域控制器的DDR的讲解，目前的特斯拉按照自动驾驶的等级划分，也就是L2.5+的级别，还不能达到L3级别。
吃瓜群众：机哥，上面图片怎么都是对称的，可以看到DDR使用8PCS，那得要多大的数据带宽才能支持8PCS DDR。
机哥：确实是对称的设计，不过这里是主板采用了双系统冗余设计，确保在某个功能区发生损坏时，依旧可以正常工作，为了图像处理的 安全性和准确性，而非增加计算性能。另一颗芯片功能为安全冗余，相互对照；完全符合ISO262的理念。这里的双系统中不仅仅是CPU要双芯片，而且最小系统都是双备份，CPU、DDR、EMMC三大核心器件都是两个，所以CPU正常对应的是4颗DDR。
上图是FSD 硬件拆解后的关键器件型号，咱们可以看到，使用的是车载龙头镁光的LPDDR4，具体型号是8BD77D9WCF 8表示年份2018，B 表示第 4 周，D 代表 D-Die，属于镁光产品线中性能相对一般的型号，77 分别代表芯片生产地和封装地，7 代表中国台湾（5 代表中国大陆）。所以，这是一颗美光 2018 年第二周生产的D-Die颗粒）D9WCF对应型号为MT53D512M32D2DS-046AAT。53 代表这是一颗 LPDDR4 颗粒；D 代表1.1V 的工作电压；512M 表示单颗颗粒的容量为 512MB；32 表示单颗粒位宽为 32bit，DS 是包装编号；046表示这款颗粒的工作频率是 2133MHZ；第一个 A 表示Automotive，车用颗粒；后面的 AT 表示 Automotive Temperature。
按照容量计算单颗芯片是=512MB X 32 ÷8 = 2GB，使用量是4颗，所以DDR的总容量是8GB。
按照LPDDR4最高频率4266MHZ的速率计算，每颗DDR是32位的位宽，CPU的位宽是32X4=128 bit，此时DDR的带宽=4266MBX128 ÷ 8 = 68.25G/S。
我们再来看看目前的特斯拉的信号传输流向。
可以看到，传输速度远远大于8颗摄像头采集的图像数据，传输速度不是瓶颈，ISP的处理速率是10亿像素/秒，如果是RGB888的位深，此时的数据量应该是2.78GB/S，此处的LPDDR4 的带宽是68GB/S，目前单独处理图像是够的。这里说内存带宽可能是未来限制自动驾驶的瓶颈，原因是要处理很多除了图像以外的数据，比如雷达，多线程多应用的数据。
2、未来L3+ 自动驾驶和L5级别自动驾驶的带宽要求
上图是目前比较主流的L3+自动驾驶的架构，从这里可以看到，摄像头那部分的处理需要的DDR的带宽是34GB/s，ASIC的DDR带宽为64bit，ADAS需要处理摄像头的raw dater，这样才是最原始的数据，不是压缩，也没有处理过的数据，这样ADAS处理起来才比较灵活，所以ADAS的带宽要求非常高。
可以看到除了要处理高清摄像头的raw dater的数据，还需要处理超声波雷达和激光雷达的数据，这些传感器的作用是不同的，激光雷达主要用于3D建模、超声波雷达用于倒车、超车，摄像头主要用于部分ADAS功能，比如ACC自适应巡航、AEB紧急制动等等。
由于这些传感器的数据量非常大，处理的要求也比较高，所以对于ADAS CPU的DDR的带宽要求非常高，需要使用到4颗32bit的LPDDR5，同时需要CPU 的DDR带宽为128bit，同时带宽需要达到102.4GB/s，也许你会有疑惑，为什么特斯拉的才68GB/s的带宽就可以处理了呢？
慢慢听机哥解说，特斯拉由于成本原因，没有使用激光雷达，下图是特斯拉车身上不同版本的硬件的传感器，AP3.0的硬件使用了6个摄像头，12个超声波雷达，1个毫米波雷达。由于算法做的非常牛掰，一样的可以使用超声波雷达+摄像头进行3D数据建模。所以性能更优，成本更少，而且对于DDR的带宽要求也下降了。
目前市场上打造的L2级别的驾驶，都没有使用到激光雷达，只有谷歌的waymo使用了4颗激光雷达还有奥迪A8的使用了1颗激光雷达，不过从自动驾驶的路径上来看，分布式的域控制器，在L3级别之前，如果激光雷达的成本没有大幅下降，目前是不会使用的，但是要达到L4，必须使用，此时对于DDR带宽要求会变大。
L5级别的自动驾驶会上到中央处理器，此时对于该处理器的要求会更高，按照目前的算力要求来看，CPU至少需要100-200TFLOPS的算力。
同时我们看看DDR的带宽至少需要448GB/s，目前普通的DDR是无法满足要求的，需要使用显卡上用到的GDDR6，需要使用到8颗DDR。
最终我们来看看DDR 在自动驾驶不同阶段的带宽要求汇总，可以看到在L2阶段带宽要求68GB/s，使用LPDDR4可以满足，在L3阶段的带宽要求为150GB/s，此时需要使用LPDDR5，在L4和L5阶段带宽要求分别是300GB/s和480GB/s，需要使用到GDDR6。
这期主要是从大局观、车规DDR的特点、域控制器智能座舱方面来介绍DDR的带宽和容量需求，下期内容咱们接着聊硬核内容，DDR的工作原理的那些事，有趣好玩是我的宗旨，期待你的关注。
上期内容从DDR的大局观来分析看DDR的价格趋势是上涨的，同时也说了车载DDR的目前容量还是偏小，主要还是使用DDR3和LPDDR3为主，后续3-5年会逐渐切换到DDR4，而且分析了域控制对于DDR带宽的要求，智能驾驶对于DDR带宽的要求，这期咱们的内容有点硬核，主要说说DDR的工作原理和设计注意的事项，都是机哥工作10年的干货，DDR太高深莫测，我就点到为止。
5、DDR工作原理图简述
既然车载电子领域主要还是DDR3为主，我们这里重点说说DDR3的相关内容，也是从一个博主那里看到的一些关键信息做的融合。
首先，我们先了解一下内存的大体结构工作流程，这样会比较容量理解这些参数在其中所起到的作用。这部分的讲述运用DDR3的简化时序图。
DDR3的内部是一个存储阵列，将数据“填”进去，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行（Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，这就是内存芯片寻址的基本原理。对于内存，这个单元格可称为存储单元,那么这个表格（存储阵列）就是逻辑 Bank（Logical Bank，下面简称Bank）。
DDR3内部Bank示意图，这是一个NXN的阵列，B代表Bank地址编号，C代表列地址编号，R代表行地址编号。
如果寻址命令是B1、R2、C6，就能确定地址是图中红格的位置
目前DDR3内存芯片基本上都是8个Bank设计，也就是说一共有8个这样的“表格”。寻址的流程也就是先指定Bank地址，再指定行地址，然后指列地址最终的确寻址单元。
目前DDR3系统而言，还存在物理Bank的概念，这是对内存子系统的一个相关术语，并不针对内存芯片。内存为了保证CPU正常工作，必须一次传输完CPU 在一个传输周期内所需要的数据。而CPU在一个传输周期能接受的数据容量就是CPU数据总线的位宽，单位是bit(位)。控制内存与CPU之间数据交换的北桥芯片也因此将内存总线的数据位宽等同于CPU数据总线的位宽，这个位宽就称为物理Bank（Physical Bank，有的资料称之为Rank）的位宽。目前这个位宽基本为64bit。
在实际工作中，Bank地址与相应的行地址是同时发出的，此时这个命令称之为“行激活”（Row Active）。在此之后，将发送列地址寻址命令与具体的操作命令（是读还是写），这两个命令也是同时发出的，所以一般都会以“读/写命令”来表示列寻址。
根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），我们可以理解为行选通周期。tRCD是DDR的一个重要时序参数，广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=3，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，DDR3-800，tRCD=3，代表30ns的延迟。
接下来，相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到真正出现在内存芯片的 I/O 接口之间还需要一定的时间（数据触发本身就有延迟，而且还需要进行信号放大），这段时间就是非常著名的CL（CAS Latency，列地址脉冲选通潜伏期）。CL 的数值与tRCD 一样，以时钟周期数表示。如DDR3-800，时钟频率为100MHz，时钟周期为 10ns，如果 CL=2 就意味着20ns 的潜伏期。不过CL只是针对读取操作。
由于芯片体积的原因，存储单元中的电容容量很小，所以信号要经过放大来保证其有效的识别性，这个放大/驱动工作由S-AMP负责，一个存储体对应一个S- AMP通道。但它要有一个准备时间才能保证信号的发送强度（事前还要进行电压比较以进行逻辑电平的判断），因此从数据I/O总线上有数据输出之前的一个时钟上升沿开始，数据即已传向S-AMP，也就是说此时数据已经被触发，经过一定的驱动时间最终传向数据I/O总线进行输出，这段时间我们称之为 tAC（Access Time from CLK，时钟触发后的访问时间）
目前内存的读写基本都是连续的，因为与CPU交换的数据量以一个Cache Line（即CPU内Cache的存储单位）的容量为准，一般为64字节。而现有的Rank位宽为8字节（64bit），那么就要一次连续传输8次，这就涉及到我们也经常能遇到的突发传输的概念。突发（Burst）是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输的周期数就是突发长度（Burst Lengths，简称BL）。
在进行突发传输时，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读/写操作而不再需要控制器连续地提供列地址。这样，除了第一笔数据的传输需要若干个周期（主要是之前的延迟，一般的是tRCD+CL）外，其后每个数据只需一个周期的即可获得。
突发连续读取模式：只要指定起始列地址与突发长度，后续的寻址与数据的读取自动进行，而只要控制好两段突发读取命令的间隔周期（与BL相同）即可做到连续的突发传输。
可以看到DDR3BL是4， DDR4 BL是8，DDR5 BL是16，BL是越来越大，这样读取的数据就会更多，速度更快。
谈到了突发长度时。如果BL=4，那么也就是说一次就传送4×64bit的数据。但是，如果其中的第二笔数据是不需要的，怎么办？还都传输吗？为了屏蔽不需要的数据，人们采用了数据掩码（Data I/O Mask，简称DQM）技术。通过DQM，内存可以控制I/O端口取消哪些输出或输入的数据。
这里需要强调的是，在读取时，被屏蔽的数据仍然会从存储体传出，只是在“掩码逻辑单元”处被屏蔽。DQM由北桥控制，为了精确屏蔽一个P-Bank位宽中的每个字节，每个DIMM有8个DQM 信号线，每个信号针对一个字节。这样，对于4bit位宽芯片，两个芯片共用一个DQM信号线，对于8bit位宽芯片，一个芯片占用一个DQM信号，而对于 16bit位宽芯片，则需要两个DQM引脚。
全志T7 4PCS DDR的设计，可以看到CPU的DDR位宽是32位，所以需要4位DQM的引脚去控制。
在数据读取完之后，为了腾出读出放大器以供同一Bank内其他行的寻址并传输数据，内存芯片将进行预充电的操作来关闭当前工作行。还是以上面那个Bank示意图为例。当前寻址的存储单元是B1、R2、C6。如果接下来的寻址命令是B1、R2、C4，则不用预充电，因为读出放大器正在为这一行服务。但如果地址命令是B1、R4、C4，由于是同一Bank的不同行，那么就必须要先把R2关闭，才能对R4寻址。从开始关闭现有的工作行，到可以打开新的工作行之间的间隔就是tRP（Row Precharge command Period，行预充电有效周期），单位也是时钟周期数。
在不同Bank间读写也是这样，先把原来数据写回，再激活新的Bank/Row。
数据选取脉冲（DQS）
DQS 是DDR中的重要功能，它的功能主要用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据。每一颗芯片都有一个DQS信号线，它是双向的，在写入时它用来传送由北桥发来的DQS信号，读取时，则由芯片生成DQS向北桥发送。完全可以说，它就是数据的同步信号。
在读取时，DQS与数据信号同时生成（也是在CK与CK#的交叉点）。而DDR内存中的CL也就是从CAS发出到DQS生成的间隔，DQS生成时，芯片内部的预取已经完毕了，由于预取的原因，实际的数据传出可能会提前于DQS发生（数据提前于DQS传出）。由于是并行传输，DDR内存对tAC也有一定的要求，对于DDR266，tAC的允许范围是±0.75ns，对于DDR333，则是±0.7ns，有关它们的时序图示见前文，其中CL里包含了一段DQS 的导入期。
DQS 在读取时与数据同步传输，那么接收时也是以DQS的上下沿为准吗？不，如果以DQS的上下沿区分数据周期的危险很大。由于芯片有预取的操作，所以输出时的同步很难控制，只能限制在一定的时间范围内，数据在各I/O端口的出现时间可能有快有慢，会与DQS有一定的间隔，这也就是为什么要有一个tAC规定的原因。而在接收方，一切必须保证同步接收，不能有tAC之类的偏差。这样在写入时，芯片不再自己生成DQS，而以发送方传来的DQS为基准，并相应延后一定的时间，在DQS的中部为数据周期的选取分割点（在读取时分割点就是上下沿），从这里分隔开两个传输周期。这样做的好处是，由于各数据信号都会有一个逻辑电平保持周期，即使发送时不同步，在DQS上下沿时都处于保持周期中，此时数据接收触发的准确性无疑是最高的。
在写入时，以DQS的高/低电平期中部为数据周期分割点，而不是上/下沿，但数据的接收触发仍为DQS的上/下沿
6、DDR设计注意事项
1、选用成熟稳定的DDR方案
由于DDR涉及到信号完整性，EMC辐射、信号稳定性，所以首先使用的时候就最好使用CPU适配过，大批量出货，并有成熟的layout设计的方案。
上图就是RK某一款CPU 匹配过的DDR的芯片厂家和型号，可以看到打√的芯片是大批量使用验证出货的，T/A的是验证过完整测试，但是没有批量出货，N/A这部分是没有适配过的，此时这种芯片就最好不要选用，否则螃蟹没有迟到，反惹到一身骚。
2、在设计初期使用DQ窗口去验证DDR的稳定性
通过软件的DQ窗口去查看，主要是去验证整个CPU、DDR、以及PCB板几个因素一起对于信号的传输的延时的一致性，想想一起传输数据，每个通道的延迟不同，如果很大对于数据的接收就有影响了，为什么DDR这么强调等长，等距。
下面以海思CPU为例，怎么查看DQ窗口的稳定性。
步骤 1. 准备一块可以正常启动的单板，将单板的串口同PC相连，让单板与PC机可以通过串口正常通信。
步骤 2. 让单板停留在uboot下，通过mw命令配置寄存器，打开ddr training的开关。具体配置需要根据单板实际使用的DDR规格确定，关于ddr training寄存器的开关配置如下：
步骤 3. 继续输入ddr dataeye命令查看DDR DQ的窗口。
\结束。
依据 Demo的测试情况，海思给出了一个建议的窗口级数标准供用户参考 。具体标准如下图所示 ，如果不满足窗口级数标准， DDR可能存在不稳的因素。
3、软件驱动中对于DDR底层参数的配置要准确
上图是一个安霸平台对于DDR底层参数的配置表，这里面这些参数都需要参考DDR的规格书进行一项一项的配置，而且需要驱动工程师对于每一个参数的意义进行理解，对于信号有什么影响，配置的参数错误会带来什么样的失效模式。
为什么说更换DDR的时候tRC、tRCD这么重要，其实上面也有解释了。
根据相关的标准，从行有效到读/写命令发出之间的间隔被定义为tRCD，即RAS to CAS Delay（RAS至CAS延迟，RAS就是行地址选通脉冲，CAS就是列地址选通脉冲），我们可以理解为行选通周期。tRCD是DDR的一个重要时序参数，广义的tRCD以时钟周期（tCK，Clock Time）数为单位，比如tRCD=3，就代表延迟周期为两个时钟周期，具体到确切的时间，则要根据时钟频率而定，DDR3-800，tRCD=3，代表30ns的延迟。
很多时候DDR兼容性不稳定，软件很大情况就是调节ODT参数，DQ输出驱动能力大小，tRCD参数等等。
4、DDR的稳定性依赖数量足够大的可靠性验证。
正常情况下，信号都应该用白盒测试去保障它的可靠性，但是DDR这个比较特殊，不像普通的FLASH、I2C等信号，通讯速率比较低，DDR的通讯速率越来越高，哪怕是普通的DDR3基本上都是跑的1866MHZ。这个就给测试带来了巨大的困扰。
鉴于DDR的stub(短线)拓扑结构和紧张的时序容限，在验证和测试中要求检验多种指标，包括：电气电源和信号电源质量，噪声、毛刺和地弹/地跳;时钟信号质量，上升时间和下降时间/slew rate ;命令、地址和数据有效窗口(建立/保持时间);DQS/DQ/时钟偏斜。
至于DDR测试的难点，第一，DDR数据信号DQ和DQS是双向的，所以读信号和写信号会同时出现在数据线上，比较难分离哪些数据是读数据哪些数据是写数据;
第二，就是探测问题，DDR3使用的是BGA封装，测试管脚隐藏在芯片的底下，因此探头的选择非常重要。另外由于DDR2和DDR3速率非常高，所以对于带宽和探测信号保真度要求就格外的高，而且很多时候我们光靠示波器已经满足不了测试的要求了，需要联合比如逻辑分析仪等进行协议和时序的联合测试。目前测试DDR3的示波器带宽都是70G的带宽，仪器费用非常昂贵。
上图可以看到由于是DDR3是BGA封装，所以需要增加一个socket转接小板在DDR3上，让DDR的BGA的信号转接到小板的测试点上，这样做有一个弊端，高速信号上增加一个转接板，本身对于信号就有衰减，如果socket转接板做的不等长或者有很大衰减，反而测试结果是不准确的。
所以基于目前的情况，基本上都是测试出来的数据做参考，除非有很严重的回沟或者延迟，目前DDR的可靠性，需要使用数量足够多的机器，去做高低温，去跑满负荷的安卓大程序应用，让DDR处于满负荷的状态，同时处于极限的温度状态去验证可靠性。
7、DDR layout保障地平面的完整性
以下案例是机哥4年项目遇到的问题，比较有典型意义，拿出来说一下。
DDR部分的走线参考了厂家给的demo，由于很多厂家使用的电阻电容的物料封装大小和我们公司的不一样，而且画图软件工具也不一样，转换为mentor后基本上线都是断的，需要一段一段的去接上，电源和地基本上都掉了，需要layout工程师自己去画，这个时候需要特别注意，一定需要保证DDR部分地的完整性，因为DDR那里的频率跑的越高的时候，地的完整性越重要，对于静电和雷击也有好处，如果DDR部分地不完整，很容易造成静电死机情况的发生，特别是第一个新平台的时候，DDR部分的layout需要工程师仔细去检查。
下面就以MSD7S75新平台来说说最初的layout和修改后的layout。
MSD7S75刚开始layout的DDR部分的地
该DDRlayout就是从厂家参考的走线画的，但是电源和地的走线都是公司layout工程师layout的，红色的走线是电源。从上图中可以看到有四处的地基本上都没有连接起来，DDR左右两边的地没有连贯，上下的地也没有连贯，从DDRlayout规则来看，至少要保证一边的地是连贯的，比如上下或者左右，从上图中来看保证上下的地的连贯性是比较好的。此时需要看看厂家给到的DDRlayout地是怎么铺设的。
从厂家参考的来看，基本上有5路保证了上下的地是通畅的，它是通过上下的5路电源全部通过正面顶端的电源拉下来的，这样就能保证上下的地是通的。
修改后的MSD7S75的DDR部分的地
此时可以看到修改后的明显地完善多了，但是仍然有一处那里的地没有上下连贯，打×的位置明显可以不用连接，因为电源都是从顶端连接的，不需要这两根线电源连接在一起，所以在DDR部分的电源和地的铺设一定要咨询参考厂家给的DEMO，因为他们都是做了SI信号完整性测试以及仿真的，仿真涉及到板材材质，铜厚，走线到地的距离，走线宽度等等，幸好现在DDR3基本上不用像DDR2那样做严格的阻抗匹配，最好设计按照仿真的来做，出问题的概率会小很多。
8、DDR仿真事半功倍
在前期设计参考CPU厂家的DDR这部分的设计，基本上使用不到仿真，但是如果遇到本身CPU厂家能力就不咋样，而且DDR又很多片的时候，此时就需要考虑仿真验证拓扑结构是否适合自己项目的设计。（以下仿真图片是公司大牛张鑫哥的DDR软件仿真的图片）
我们就以DDR的简单的拓扑结构来看
可以从上图可以看到，就是通过DDR本身的布局来命名的，如果是左边的T型拓扑，就是DDR对的布局相对于CPU而言是对称的，而Fly-BY你可以理解为串联设计，就是DDR一个串一个，类似葡萄。
T型拓扑优缺点：
可以看到T型拓扑的设计非常对称，对称有什么好处呢，其实这个就是好处多了，你想想我们要控制不同的走线地址，比如发送了DRAM 1，半天没有发送给DRAM 2，此时是不是对于命令识别有很大的延迟，这样的好处就是每个DDR的命令、数据线的距离都是相同的，这样主控到每颗DDR的长度基本一致，也就是说每个颗粒的信号质量都差不多，如果PCB布局空间够大的情况下，画图起来比较简单，非常利于CPU的时序的控制。
我们来看看2PCS 的T型的仿真图，从上图可以看到，当走线比较远的时候，此时在中心节点处容易发生信号发射，导致眼图变的很差，此时需要中心节点处串联端接一个电阻，此时信号如右边眼图所示，会好很多。
我们再来看看如果T型拓扑中的分支走线如果不等长会有什么结果，从上图仿真来看，如果偏差4mm还可以接受，到偏移到6mm此时跑1333Mbps速率的眼图已经杂乱无章了，此时是不可以接受的，所以T型的分支要求非常高，一定要对称等长。
优点总结：
T型拓扑适合在2PCS的DDR设计中，此时布局空间够，而且在走线可控的情况下可以不使用VTT和RTT电阻端接；只有走线很长且阻抗难以控制时，可以使用端接来实现更好的信号完整性，可以很好的实现DDR的时序控制，一致性比较好。
缺点总结：
信号在被发送到各个内存模块前会先到达一个中心节点，在节点处阻抗发生变化引起信号反射；而且要求每个分支都要严格等长，此时对于布局的空间要求非常大，如果是多片4pcsDDR，此时不太好绕等长，此时就不太适合。
Fly-BY拓扑优缺点
Fly-By是分支更短的菊花链拓扑形式，上图 DDR3内存的时钟、地址、控制命令均采用了Fly-by拓扑结构，将命令和地址信号以及CLK串联到各个内存模块上，并在末端配备合适的电阻。一般是该拓扑最后一片DDR的后面端接。也就是上图中所示意的这种端结形式。端结电压是参考电压，也就是Vccq/2，端结电阻根据CPU的不同也不一致，我有见过51欧姆的，也有见过49.9欧姆的，还见过33欧姆的。该走线比较容易实现，但是该种拓扑在不添加端接电阻时，很难实现阻抗匹配，只有使用合适的端接电阻，才能改善过冲现象。
在该拓扑结构中，信号可在不同的间隔时间内到达不同的内存模块，即具写入均衡功能，可延迟遭遇内存模块输入容性负载的时间。
写入均衡功能：
为了获得更好的信号完整性，DDR3内存模块采用了FLY-BY拓扑结构，用于命令，地址，控制信号和时钟。fly-by拓扑结构受益于减少短截线数量及其长度，但它也会导致DIMM上每个DRAM的时钟和其他时序之间的传输时间偏差。这使得控制器难以满足tDQSS，tDSS和tDSH规范。因此，DDR3 SDRAM支持“写入平衡”功能，允许控制器补偿偏斜。内存控制器可以使用“写入均衡”功能和来自DDR3 SDRAM的反馈调整DQS - DQS＃到CK - CK＃的关系。涉及的存储器控制器必须在DQS-DQS＃上具有可调延迟设置，以使DQS-DQS＃的上升沿与DRAM引脚的时钟对齐。
简单一点解释就是虽然CPU的命令和数据到达的DDR的时间不同，但是由于这个写入均衡功能，可以让先到达那部分数据等待，等待最好达到的那片DDR达到后一起在进行数据的处理，这样就能保障信号的完整性。
最通俗易懂的解释就是，比如一家人去吃火锅，有的先到，有的后到，但是最终必须等到一家人到齐后才能动筷子，就是一样的原理，此时必须要有一个主持大局的人安排这个事情，对于电子来说，就是CPU要支持写入均衡的功能。
优点总结：
使用这个拓扑，其中数据组不需要和时钟信号绕等长，这样就可以节省较多的布线空间，同时也可以支持更高的信号速率，特别适合4PCS的DDR的布局设计。
缺点总结：
使用这个拓扑结构一定要使用端接电阻，而且基本上都需要CPU去处理写入均衡的算法，这个有一定的难度，所以不太适合在2pcs 简单的DDR上。
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