摩尔定律新篇章：Chiplet、IP与SiP的崛起

什么是“摩尔定律”？

摩尔定律是以英特尔联合创始人戈登·摩尔(Gordon Moore)的名字命名的。戈登·摩尔在1965年时提出，半导体芯片上集成的晶体管和电阻数量将每年增加一倍。1975年，他又根据当时的实际情况对摩尔定律进行了修正，把"每年增加一倍"改为了"每18到24个月增加一倍"。

摩尔定律发展至今已有50多年，在这50多年间，不断有人唱衰，甚至有人提出“摩尔定律已死”的观点。

芯片制造商已经使用了各种手段来跟上摩尔定律的步伐，譬如增加更多的核，驱动芯片内部的线程，以及利用各种加速器。但还是无法避免摩尔定律的加倍效应已经开始放缓的事实，不断地缩小芯片的尺寸总会有物理极限：现在最新的制程工艺特征尺寸仅为7nm，而硅原子的直径为0.117nm，也就是说，在7nm工艺的芯片中的晶体管的特征尺寸仅为60个硅原子组成，随着尺寸的进一步减少，其数量还会进一步减少。

在同等面积大小的区域里，随着挤进越来越多的硅电路，漏电流增加、散热问题大、时钟频率增长减慢等问题难以解决。所以，有唱衰的言论自然不算奇怪。

这时候，有人说，Chiplet是解决摩尔定律死亡的好方法。

什么是“Chiplet ”？

Chiplet顾名思义就是小芯片，我们可以把它想象成乐高积木的高科技版本。首先将复杂功能进行分解，然后开发出多种具有单一特定功能，可进行模块化组装的“小芯片”（chiplet），如实现数据存储、计算、信号处理、数据流管理等功能，并以此为基础，建立一个“小芯片”的集成系统。

简单来说，Chiplet技术就是像搭积木一样，把一些预先生产好的实现特定功能的芯片裸片（die）通过先进的集成技术（比如3D integration）集成封装在一起形成一个系统芯片。而这些基本的裸片就是Chiplet。从这个意义上来说，Chiplet就是一个新的IP重用模式。未来，以Chiplet模式集成的芯片会是一个“超级”异构系统，可以带来更多的灵活性和新的机会。

Chiplet芯片可以使用更可靠、更可靠和更便宜的技术制造。较小的硅片本身也不太容易产生制造缺陷。

最近，Chiplet概念热了起来，从DARPA(美国国防高级研究计划局)的CHIPS项目到Intel的Foveros，都把chiplet看成是未来芯片的重要基础技术。

Chiplet概念最早是来自DARPA的CHIPS（Common Heterogeneous Integration and IP Reuse Strategies）项目。由于最先进的SoC并不总是能被小批量应用所接受。为了提高系统的整体灵活性，减少下产品的设计时间，通用的异构集成与知识产权（IP）重用策略（Chiplet）计划寻求在IP重用中建立一个新的范例。

Chiplet可以说是一种新的芯片设计模式，要实现Chiplet这种新的IP重用模式，首先要具备的技术基础就是先进的芯片集成封装技术。SiP的概念很早就有，把多个硅片封装在一个硅片里也有很久的历史了。但要实现Chiplet这种高灵活度，高性能，低成本的硅片重用愿景，必须要先进的芯片集成技术，比如3D集成技术。

Chiplet其实就是硅片级别的IP重用。设计一个系统级芯片，以前的方法是从不同的IP供应商购买一些IP，软核（代码）或硬核（版图），结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。未来，对于某些IP，你可能不需要自己做设计和生产了，而只需要买别人实现好的硅片，然后在一个封装里集成起来，形成一个SiP（System-in-Package）。所以Chiplet也可以看成一种硬核形式的IP，但它是以芯片的形式提供的。

什么是“IP ”？

IP（Intelligent Property）是具有知识产权核的集成电路的总称，是经过反复验证过的、具有特定功能的宏模块，可以移植到不同的半导体工艺中。到了SoC阶段，IP核设计已成为ASIC电路设计公司和FPGA提供商的重要任务，也是其实力的体现。对于FPGA开发软件，其提供的IP核越丰富，用户的设计就越方便，其市场占用率就越高。目前，IP核已经变成SoC系统设计的基本单元，并作为独立设计成果被交换、转让和销售。

IP（Intellectual Property）核对应描述功能行为的不同分为三类，即软核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。

1．软核

软核在EDA设计领域指的是综合之前的寄存器传输级（RTL）模型；具体在FPGA设计中指的是对电路的硬件语言描述，包括逻辑描述、网表和帮助文档等。软核只经过功能仿真，需要经过综合以及布局布线才能使用。其优点是灵活性高、可移植性强，允许用户自配置；缺点是对模块的预测性较低，在后续设计中存在发生错误的可能性，有一定的设计风险。软核是IP核应用最广泛的形式。IP软核通常是用HDL文本形式提交给用户，它经过RTL级设计优化和功能验证，但其中不含有任何具体的物理信息。据此，用户可以综合出正确的门电路级设计网表，并可以进行后续的结构设计，具有很大的灵活性，借助于EDA综合工具可以很容易地与其他外部逻辑电路合成一体，根据各种不同半导体工艺，设计成具有不同性能的器件。软IP内核也称为虚拟组件（VC-Virtual Component）。

2．固核

固核在EDA设计领域指的是带有平面规划信息的网表；具体在FPGA设计中可以看做带有布局规划的软核，通常以RTL代码和对应具体工艺网表的混合形式提供。将RTL描述结合具体标准单元库进行综合优化设计，形成门级网表，再通过布局布线工具即可使用。和软核相比，固核的设计灵活性稍差，但在可靠性上有较大提高。目前，固核也是IP核的主流形式之一。IP固核的设计程度则是介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。一般以门级电路网表的形式提供给用户。

3．硬核

硬核在EDA设计领域指经过验证的设计版图；具体在FPGA设计中指布局和工艺固定、经过前端和后端验证的设计，设计人员不能对其修改。不能修改的原因有两个：首先是系统设计对各个模块的时序要求很严格，不允许打乱已有的物理版图；其次是保护知识产权的要求，不允许设计人员对其有任何改动。IP硬核的不许修改特点使其复用有一定的困难，因此只能用于某些特定应用，使用范围较窄。IP硬核是基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能。其提供给用户的形式是电路物理结构掩模版图和全套工艺文件，是可以拿来就用的全套技术。

IP核的提供方式上，通常将其分为软核、硬核和固核这3类。从完成IP核所花费的成本来讲，硬核代价最大；从使用灵活性来讲，软核的可复用使用性最高。

当硬核是以硅片的形式提供时，就变成了Chiplet。

什么是“SiP ”？

SiP(System-in Package)系统级封装是将多种功能芯片，包括处理器、存储器、FPGA等功能芯片集成在一个封装内，从而实现一个基本完整的功能。与SoC(System on Chip系统级芯片)相对应。不同的是系统级封装是采用不同芯片进行并排或叠加的封装方式，而SoC则是高度集成的芯片产品。

SiP可定义为：将多个具有不同功能的有源电子元件与可选无源器件，以及诸如MEMS或者光学器件等其他器件优先组装到一起，实现一定功能的单个标准封装件，从而形成一个系统或者子系统。

SiP中的IC芯片可以垂直堆叠或水平排列，一个SiP中可以包含很多种芯片，如专门的处理器，DRAM，Flash 等，结合被动元件电阻、电容、电感等都可以封装在同一个SiP中，这意味着一个完整的系统功能单元可以在SiP封装中建立。

SiP解决方案需要多种封装技术，如引线键合、倒装芯片、芯片堆叠、基板腔体、基板集成RF器件、埋入式电阻\电容\电感、硅通孔TSV，圆片级封装等。SiP 是超越摩尔定律的重要实现路径。

摩尔定律，Chiplet，IP，SiP之间的关联

摩尔定律逐渐失效之后的日子便被称为“后摩尔定律时代”。所谓后摩尔定律时代，就是业者不再以追求更大效能的芯片为主要目的，而是强调多元化与实用性的原则。也就是说，产品能发挥实际效用就是最好的质量，也是最具经济价值的东西。

DARPA的CHIPS（通用异构整合和IP重用策略）计划赢得了波音、洛克希德、诺斯洛普·格鲁门、英特尔、美光、Cadence、Synopsys等公司的支持，用于商业和军事/航空应用。同样，SEMI和IEEE也在推广更快整合的共同路线图，西门子的Mentor事业部已经建立了一个可以在这方面提供帮助的SiP封装流程。

在此基础上，需要开发工具和方法，使所有这些都能发挥作用。虽然较小的芯片相比于较大的芯片有更好的产量，但当这些芯片被封装在一起时，有许多事情可能会出错。一个坏的Chiplet会杀死整个SiP封装内的系统。此外，芯片或模组在封装、测试甚至运输过程中都可能受到损坏，如果涉及多个芯片，则损坏的成本会更高。

未来的电脑系统可能只包含一个CPU芯片(chiplet)和几个GPU，这些GPU都连接到这个Chiplet芯片上，形成芯片网络，组成系统。

最后总结一句话：

在后摩尔定律时代，IP硬核会逐渐芯片化，形成Chiplet，然后以SiP的形式封装形成系统，使得摩尔定律继续延续下去，这也是摩尔定律的一次革命。

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