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近年来，AMD、英特尔、台积电、英伟达等国际芯片巨头均开始纷纷入局Chiplet。同时，随着入局的企业越来越多，设计样本也越来越多，开发成本也开始下降，大大加速了Chiplet生态发展。
据Omdia报告，到2024年，Chiplet的市场规模将达到58亿美元，2035年则超过570亿美元，Chiplet的全球市场规模将迎来快速增长。
什么是“Chiplet”？
Intel创始人戈登•摩尔在1965年提出了他的预测：“集成电路上的器件数量每隔十八个月将翻一番”，这就是我们今天所熟知的摩尔定律。六十多年后的今天，整个集成电路产业的发展依然以它们为基石。
在一种材料上做出所有电路需要的器件才是电路微型化的出路，只需要一种半导体材料就能将所有电子器件集成起来，我们称之为同构集成（Homogeneous integration）。现在，在一平方毫米的硅片上可集成的器件数量轻松超过一亿只，主流芯片都集成了百亿量级的晶体管。
同构集成技术的发展已经如此成熟，不可避免地会经历走向终结的过程，在同构集成逐渐成熟并难以再持续发展的过程中，必须寻找一种新的集成方式来延续，这就是异构集成（Heterogeneous integration）。异构集成以更灵活的方式让功能单位在系统空间进行集成，并让系统空间的功能密度持续增长，只是这种增长不再以指数方式增长，异构集成的单元可称之为Chiplet。
传统系统单晶片的做法是将每一个元件放在单一裸晶上，造成功能愈多，硅芯片尺寸愈大。Chiplet的做法是将大尺寸的多核心设计分散到个别微小裸芯片，例如处理器、类比元件、储存器等，再用立体堆迭的方式，以先进封装技术提供的高密度互联将多颗Chiplet包在同一个封装体内，做成一颗芯片，而这个技术趋势，也会让原本使用不同工具链与设备的前后段半导体制程，变得越来越相似。
其实Chiplet的概念最早源于1970年代诞生的多芯片模组，即由多个同质或异质等较小的芯片组成大芯片，也就是从原来设计在同一个SoC中的芯片，被分拆成许多不同的小芯片分开制造再加以封装或组装，故称此分拆之芯片为小芯片Chiplet。
Chiplet的概念其实很简单，就是硅片级别的重用。从系统端出发，首先将复杂功能进行分解，然后开发出多种具有单一特定功能、可相互进行模块化组装的裸芯片，如实现数据存储、计算、信号处理、数据流管理等功能，并最终以此为基础，建立一个Chiplet的芯片网络。
我们可以这样理解，Chiplet是搭积木造芯片的模式，它是一类满足特定功能的die，是通过die-to-die内部互联技术将多个模块芯片与底层基础芯片封装在一起，构成多功能的异构System in Packages（SiPs）芯片的模式。理论上讲，这种技术是一种短周期、低成本的集成第三方芯片（例如I/O、存储芯片、NPU等）的技术。
Chiplet为何开始备受瞩目？
事实上，Chiplet并非是一个新的概念，早在十年前就已提出，那为何如今成为芯片巨头们争相竞技的焦点？
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IP核对应描述功能行为的不同分为三类，即软核（Soft IP Core）、固核（Firm IP Core）和硬核（Hard IP Core）。当IP硬核是以硅片的形式提供时，就变成了Chiplet。
设计一个SoC系统级芯片，以前的方法是从不同的IP供应商购买一些IP，软核、固核或硬核，结合自研的模块，集成为一个SoC，然后在某个芯片工艺节点上完成芯片设计和生产的完整流程。而Chiplet的出现，对于某些IP而言，不需要自己做设计和生产，只需要购买IP，然后在一个封装里集成起来，形成一个SiP。
随着垂直领域智能化需求的持续增加，针对某项应用的专用芯片与高性能逻辑芯片、存储芯片协同工作成为主流，这是Chiplet模式发展的基础。因而，传统专攻垂直领域计算芯片厂商转行开发Chiplet芯片有着巨大优势。
此外，目前越来越多的制造业企业在自研芯片。Chiplet模式适用于小批量生产，开发成本低，研制周期短。对于新进入者，尤其是配套自用的企业，这无疑具有很大的吸引力。
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随着摩尔定律的不断延伸，芯片也在不断向先进制程发展，流片费用变得越来越高昂，流片成功率也变得越来越低，因而芯片成本也在不断提升。
先进制程芯片的设计成本大幅增加。IBS数据显示，22nm制程之后每代技术设计成本增加均超过50%。设计一颗28nm芯片成本约为5000万美元，而7nm芯片则需要3亿美元，3nm的设计成本可能达到15亿美元。
由于先进制程成本急速上升，Chiplet采不同于SoC设计的方式，将大尺寸的多核心的设计，分散到较小的小芯片，更能满足现今高效能运算处理器的需求；而弹性的设计方式不仅提升灵活性，也能有更好的良率及节省成本优势，并减少芯片设计时程，加速芯片Time to market（上市）的时间。综合而言，相对于SoC，Chiplet将有设计弹性、成本节省、加速上市等三大优势。
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此外，Chiplet芯片也不需要采用同样的工艺，不同工艺生产制造的Chiplet可以通过SiP技术有机地结合在一起。将不同材料的半导体集成为一体 —— 即异质集成（HeteroMaterial Integration），可产生尺寸小、经济性好、设计灵活性高、系统性能更佳的产品。将Si、GaN、SiC、InP生产加工的Chiplet通过异质集成技术封装到一起，形成不同材料的半导体在同一款封装内协同工作的场景。
在单个衬底上横向集成不同材料的半导体器件（硅和化合物半导体）以及无源元件（包括滤波器和天线）等是Chiplet应用中比较常见的集成方式。
目前不同材料的多芯片集成主要采用横向平铺的方式在基板上集成，对于纵向堆叠集成，则倾向于堆叠中的芯片采用同种材质，从而避免了由于热膨胀系统等参数的不一致而导致的产品可靠性降低。
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AI芯片适用于Chiplet模式。在现有算法框架下，AI芯片就是一类专用芯片，在Chiplet模式下，与逻辑、存储芯片共存是非常适于AI芯片的工作方式。Chiplet芯片一般采用3D集成方案，减小了芯片面积，扩展了空间。这有利于满足市场对AI芯片算力提升和成本降低的需求。
对于云端AI加速场景，Host CPU和AI加速芯片的互联以及多片AI加速芯片间的互联，目前主要通过PCIe、NvLink或者直接用SerDes等。如果采用Chiplet技术实现片上互联，带宽、延时和功耗都会有巨大的改善。
集成电路作为高技术型产业，任何一项新技术的出现都需要很长的时间来进行摸索。目前Chiplet还是一个比较新的技术，许多芯片玩家‘嗅’到了这个领域的市场机遇便开始纷纷入局，芯片设计企业、系统架构企业等纷纷开始做Chiplet，形成了新的生态环境，但如今这个生态环境还没有一个很好的领军企业来牵头，也使得如今Chiplet的生态环境还比较混乱，并不稳定。
若代工技术成熟，Chiplet可能在产业链中催生两种新角色，一种是Chiplet模块芯片供应商，一种是使用模块芯片的系统集成商。目前的AI芯片厂商，有的以供应IP或外接加速芯片为主，有的做集成AI加速功能的SoC芯片。对于前者，进化为Chiplet模块芯片供应商是个很好的选择。后者则可直接做模块芯片的系统集成商，这样能够极大缩短芯片开发时间。目前在IoT领域已有这样的供应商和集成商出现。
Chiplet所面临的最大挑战
根据市场研究机构Omdia预估，全球基于Chiplet技术所制造的半导体芯片可服务市场规模，将由2018年6.45亿美元成长至2024年58亿美元。其中MPU芯片可服务市场规模则由4.52亿美元，提升为24亿美元，持续占最大分额。随着图形处理、安全引擎、人工智能（AI）整合、低功耗物联网控制器等各种异构应用处理器需求的提升，预估2035年全球Chiplet可服务市场规模将一步提高至570亿美元。
Chiplet模式的发展核心在于构建一个丰富的模块芯片库，使它们可以被自由选择，通过先进封装技术集成为复杂的异构系统，其发展目前主要面临以下挑战。
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首先当然是集成技术的挑战。chiplet模式的基础还是先进的封装技术，这部分主要看foundry和封装厂商。随着先进工艺部署的速度减缓，封装技术逐渐成为大家关注的重点。
在传统的封装设计中，IO数量一般控制在几百或者数千个，Bondwire工艺一般支持的IO数量最多数百个，当IO数量超过一千个时，多采用FlipChip工艺。在Chiplet设计中，IO数量有可能多达几十万个，为什么会有这么大的IO增量呢？
我们知道，一块PCB的对外接口通常不超过几十个，一款封装对外的接口为几百个到数千个，而在芯片内部，晶体管之间的互联数量则可能多达数十亿到数百亿个。越往芯片内层深入，其互联的数量会急剧增大。Chiplet是大芯片被切割成的小芯片，其间的互联自然不会少，经常一款Chiplet封装的硅转接板超过100K+的TSV，250K+的互联，这在传统封装设计中是难以想象的。
将多个模块芯片集成在一个SiP中需要高密度的内部互连线。可能的方案有硅interposers技术、硅桥技术和高密度Fan-Out技术，不论采取那种技术，互连线（微凸）尺寸都将变得更小，这要求互连线做到100%的无缺陷。因为互联缺陷可能导致整个SiP芯片不工作。
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Chiplet的设计也对EDA软件提出了新的挑战，Chiplet技术需要EDA工具从架构探索、芯片设计、物理及封装实现等提供全面支持，以在各个流程提供智能、优化的辅助，避免人为引入问题和错误。
Cadence、Synopsys、Siemens EDA（Mentor）等传统的集成电路EDA公司都相继推出支撑Chiplet集成的设计仿真验证工具。
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除了集成技术之外，Chiplet模式能否成功的另一个大问题是质量保障。我们在选择IP的时候，除了PPA（power，performance and cost）之外，最重要的一个考量指标就是IP本身的质量问题。IP本身有没有bug，接入系统会不会带来问题，有没有在真正的硅片上验证过等等。在目前的IP复用方法中，对IP的测试和验证已经有比较成熟的方法。但是对于Chiplet来说，这还是个需要探索的问题。
相对传统IP，Chiplet是经过硅验证的产品，本身保证了物理实现的正确性。但它仍然有个良率的问题，而且如果SiP其中的一个硅片有问题，则整个系统都会受影响，代价很高。因此，集成到SiP中的Chiplet必须保证100%无故障。从这个问题延伸，还有集成后的SiP如何进行测试的问题。将多个Chiplet封装在一起后，每个Chiplet能够连接到的芯片管脚更为有限，有些Chiplet可能完全无法直接从芯片外部管脚直接访问，这也给芯片测试带来的新的挑战。
有一点目前还不是很清楚：一旦它们被制造出来交给集成商和封装厂以后, 谁将来负责这些芯片组。
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