实用耦合电容模型分享：更贴近现实

AC耦合电容是高速电路中出现概率很高的一种器件，也是SI仿真中值得研究的基本仿真模型之一。耦合电容的仿真模型，每个人都有自己不同的见解和看法，今天仅介绍一种我自己认为还比较符合耦合电容阻抗的一个HFSS模型。

通常的耦合电容仿真模型是差分线+电容封装pad（0402或者0201）+RLC边界（也有人用perfect E），如下图，这种模型在速率小于10Gbps时，是没有任何问题的，如果速率更高比如25Gbps，那么这种简化的模型就存在一点问题，如果去实际测试TDR，你会发现仿真和实测阻抗数据会有4~5ohm的差异，这么大的差异就得去分析定位原因了。

通常PCB上的器件都会通过SMT进行表贴，手动焊接除外。在SMT之前会在PCB开窗的焊盘上刷上一层厚度均匀的锡膏，厚度为0.1mm（3.937mil），在过回流焊时，锡膏受到热应力的作用，会从均匀的矩形膨胀成半椭圆形，膨胀后的高度大概在0.12mm~0.14mm之间，当速率达到25Gbps后，这个锡膏的影响就必须考虑了。

另外，多层的MLCC陶瓷电容，我们是很难知道其背部的电极大小和数量信息的，这个时候只能根据实际测试的TDR值来反推一个简化的block模型，我通常设定为一块属性为solder的长方体，尺寸参数化，根据实测数据来选定一个合适的值，下面为参考模型：

根据此模型做了一块实验PCB，仿真和实测TDR结果对比如下：从对比数据可以看出，该模型准确性还是可以的，跟实际的测试结果值相差最大1.25ohm（dx=dy=0)，其他几种情况阻抗差异都在1ohm之内。

实测TDR曲线如下：

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