2026年Cadence Allegro怎么画封装？STM32实例详解

Cadence Allegro 画封装，流程比 Altium Designer 繁琐，但严谨度完全不是一个量级。2026年做高密度板，封装尺寸差 0.1mm，回流焊就可能立碑。下面用 STM32 QFN48 为例，把每一步拆开讲，照着做基本不会翻车。

新建工程前的准备：焊盘与规格书

画封装前，焊盘必须先搞定。焊盘尺寸不对，后面修封装全是徒劳。参考《Cadence 焊盘绘制》那篇，把 SMD 焊盘、通孔焊盘、散热焊盘全准备好。

别凭经验猜尺寸。去查元器件规格书（Datasheet），找到 Recommended Land Pattern 章节。比如 STM32 QFN48，焊盘宽度 0.3mm，间距 0.5mm，散热焊盘 3.2mm×3.2mm。这些数字直接决定良率。

偷懒的话，可以用 OrCAD Library Builder 自动生成。但我建议手动画一遍，熟悉坐标和层叠逻辑。

工程设置与焊盘路径配置

打开 Cadence 17.4，选 PCB Editor。新建 Package Symbol，命名 STM32_QFN48_7X7。

图纸参数别用默认的。Setup → Design Parameters，设置单位 mm，精度 4 位。栅格（Grids）设成 0.025mm，方便对齐焊盘。

最关键的一步：设焊盘路径。Setup → User Preferences → Paths → Library，把 padpath和 psmpath指向你存焊盘的文件夹。路径错了，放引脚时会提示找不到焊盘文件。

放置引脚与散热焊盘

Layout → Pins，选焊盘。QFN48 有 48 个 I/O，加上中间的散热焊盘（Exposed Pad）。

放引脚时，用命令行控制坐标。比如左下角第一个焊盘，输入 x -3.5 -3.5，回车。接着用 iy 0.5往上跳 0.5mm 放第二个。这样 48 个焊盘能排得整整齐齐。

散热焊盘单独放。Layout → Pin，选 EPAD 的焊盘，放在中心 (0 0)位置。别小看这个焊盘，它要接 PCB 内部的散热过孔，尺寸必须和规格书一致。

如果软件卡死，多半是焊盘路径里文件太多。关掉重开，或者把不用的焊盘移走。

绘制 Place Bound 与 Assembly 层

封装画完，得告诉布局工具“这块地盘是我的”。这就是 Place Bound 层。

Add → Rectangle，选 Package Geometry / Place_Bound_Top。画一个 7mm×7mm 的方框，比芯片本体大 0.2mm 左右，防止贴片时和周边元件打架。

Assembly 层是装配图用的。同样用 Rectangle，画一个 7mm×7mm 的框，线宽 0.1mm。这个层不影响电气性能，但影响生产和维修时的可视性。

画完记得关栅格。Setup → Grids，把 Spacing 全改成 0，避免后期移动时卡在奇怪的位置。

丝印层与 1 脚标识

丝印（Silkscreen）是板子上最显眼的标记。Add → Line，选 Package Geometry / Silkscreen_Top。

画一个比 Place Bound 稍大的方框，比如 7.2mm×7.2mm。线宽 0.15mm，太细了工厂印不出来。

1 脚标识不能忘。在左下角焊盘旁边，画一个小三角或圆点。用命令行精确定位：

x -3.6 -3.6
iy -0.25
这样 1 脚标识刚好对准第一个焊盘。Assembly 层也要画一个，方便贴片机识别。

位号与保存：最后一步

位号（Ref Des）是 PCB 上的身份证。Layout → Labels → RefDes，分别在 Assembly 和 Silkscreen 层放 U*。

位置选在芯片上方居中，别压在焊盘上。丝印层字高 1mm，线宽 0.15mm；Assembly 层字高 0.8mm，线宽 0.1mm。

最后，File → Save。别笑，真有人画完忘了保存，软件崩溃后重画两小时。

避坑清单：这些年我踩过的雷

• 焊盘路径别放中文目录。Allegro 认不出，报错还不明显。
• 散热焊盘别画太大。QFN 芯片如果 EPAD 和 PCB 铜皮完全贴合，焊接时容易产生气泡，导致虚焊。建议做十字花连接。
• 丝印别画到焊盘上。工厂做丝印网板时，会把这部分削掉，导致丝印残缺。
• 栅格别设太大。0.1mm 的栅格，画 0.5mm 间距的焊盘，对不齐是常态。
• 这套流程在 0.4mm 间距的 BGA 封装上也验证过。你现在画到哪一步了？是焊盘对不上，还是丝印总是跑偏？留言聊聊，我帮你一起看。

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