Cadence中原理图层次化设计方法

概述

       层次化电路图设计是一种模块化的设计方法，用于在电路非常复杂的情况下使原理图变得更加清晰。它包括两种设计方法：自上而下设计和自下而上设计。

       自上而下设计：先设计好模块化后的封装器件，再设计该器件具体的电路。

       自下而上设计：先设计好每个模块的原理图，再将每个模块的原理图进行生成器件的操作。

       在设计过程中，我们首先需要根据电路的功能将电路图分成若干个子电路，然后通过主图连接各个子电路。这样，复杂的电路就被简化了。

层次化电路图设计的优点

       结构清晰：层次化电路图将整个电路按不同的功能分成若干个子电路，每个子电路负责一部分特定的功能，这样可以使整个电路的设计结构更加清晰，便于理解和操作。

       模块化：将电路划分为若干个子电路，每个子电路可以被独立设计和验证，这样可以提高设计的效率和可靠性。同时，模块化也可以方便后续的维护和更新。

       可重复调用：每个子电路都是一个独立的模块，可以重复调用，这样可以在不同的电路设计中复用这些模块，提高设计的效率。

       便于交流：层次化电路图可以使用方块图等简洁的符号来表示，使得交流更加方便，便于在不同的工程师之间进行沟通和协作。

       总之，层次化电路图设计是一种有效的电路设计方法，可以帮助我们更高效地处理复杂的电路设计任务，提高设计效率和可靠性。

原理图自下而上层次化设计步骤

1，在Cadence中创建一个原理图Project，执行 File  ---New---Project,点击OK。如图：

2，选中工程文件，新建New Schematic,在New Schematic下新建原理图页PAGE;如图：

3，在原理图页中设计具体的电路，包括所有的元件和连接。

       3.1 所有 元器件 的位号使用’?’（如R?、C、U?）,方便后续使用Annotate进行自动编号；

       3.2 不使用pin使用No connect标记

       3.3 同一层次内的信号，页与页之间用 Place Off-Page Connector。如图:

       3.4 引出同层次外的信号，使用Place Hierarchical Connector。如图：

4，打开顶层模块原理图页，然后执行菜单命令Place-->Hierarchical Block，将它们封装为一个层次块。 Reference  :根据模块实际填写；Implementtation Type选择Schematic View;Implementtation name选择你要调用的模块；其他选项选择默认；点击ok;如图：

5 ，在顶层模块原理图页，鼠标会变成一个‘+’符号；长按左键拖动鼠标，层次块在在顶层原理图页调用成功。如图：

6，在顶层原理图页中，将之前创建的层次块拖拽到合适的位置，调整层次块的大小和pin的位置，并连接它们的端口。

总结

1，在需要修改具体电路的情况下，可以在顶层原理图页中双击某个层次块，进入该层次块的原理图页进行修改。

2，当原理图有改动时，选中框图中层次模块，点击鼠标右键，菜单中Synchronize Up向上更新， Synchronize Down向下更新。

       通过这种自下而上的方法进行原理图层次化设计，可以更好地组织和管理电路图，使得电路更加清晰易懂，同时还可以方便地进行模块化的设计和修改。

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