Cadence 17.4使用体验与技巧（一）

其实自己一直有这个打算写一个关于cadence 17.4系列的使用教学文章。之前一段时间事情太多了，一直把这个计划耽搁了，这段时间正好不怎么忙，打算把这件事情重新拾起来。
        关于这一系列文章的目的:
                1.作为自学cadence17.4的一些个人总结吧。
                2.真的是希望给那些同样自学cadence17.4进行电路板级设计的人提供一些帮助。
接下来废话不多说直接开始我们的学习之旅:
在设计之前，我先整体概括一下我们在使用cadence设计电路板的时候，大致都使用了cadence 17.4这一整套工具里面的哪些部件。
1.原理图设计工具 Orcad
图中红色框选内容：
2.电路板设计工具 Allergo
图中黄色框选内容

3.焊盘，过孔设计工具 Padstack
下图红色框选内容

4.文件恢复工具 PCB DB Editor（使用不多，一般在处理之前版本cadence设计文件时使用，比如说使用cadence 16.6设计的PCB在导入17.4的过程中会报错，此时使用这个工具来修复)
下图黄色框选内容

5.电路拓扑仿真工具 SigXplorer
这个工具一般在调节电路连接拓扑的时候使用，比如说T型结构连接，菊花链结构连接，flyby结构连接等。
下图绿色框选内容。
在我们实际设计过程中主要还是使用前三种工具。
接下来介绍一下设计流程
大致思路就是使用Orcad先设计电路原理图，然后生成对应的网络表，再将网络表传输进入Allergo中，Allergo通过网络表信息找到电路板相关内容。
**接下来我们新建一个原理图工程，我将使用一个非常简单的eeprom模块电路带大家整体走一遍总体的设计流程
打开原理图设计工具:Orcad Capture CIS

双击红色框图标

会出现这样子的界面，拖动红色箭头指向的滚动条找到黄色框选选项，选中黄色框选选项，点击ok进入原理图设计界面。
下图为软件打开界面：
点击左上角file→New→Project

选择一个路径，填入工程名字（注意在名字和路径里面千万不要出现小数点，出现工程就报错，空格尽量使用下划线养成这个习惯，切记）
        下图为我新建的工程（你们可以自己定义，注意我上面说的就行了，enable pspice simu可以勾选也可以不勾选，这个选项是问你要不要进行PSpice仿真的）

还未完成。。。