【FPGA】Vivado与ModelSim联合仿真教程

二、遇到的问题

1. 错误一：

# ** Fatal: (vsim-3693) The minimum time resolution limit (10fs) in the Verilog source is smaller than the one chosen for SystemC or VHDL units in the design. Use the vsim -t option to specify the desired resolution.

解决方案： 修改 timescale 10 ns / 1 ns，通常情况下 timescale A /B，差一个时间单位，即 1 0 3 10^3 103
2. 错误二

Actual expression (function cal1 "SHL") of formal "Code_Fcw" 1is not globally static.

解决方案： 将对应的VHDL文件改为VHDL-2008
modesim中操作方法为：

   选中该文件右击，选择->properties。在弹出的页面点击 VHDL。出现如下图所示

   选择use 1076-2008即可。

vivado中操作方法：

   打开vivado中tools下的属性编辑器（property Editor）,然后在FILE_TYPE中选择VHDL 2008即可。

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