首先打开原理图进行 DRC 检查,
在 设计 规则检查框中确定输出文件路径后,点击确定
检查完后有错误或者警告 信息 ,可以打开日志信息查看,有错按照提示改错,警告的话没关系,在

然后创建网络表
点确定会生成一个allegro的文件夹,新生成的网络表会存在此,
点击确定
用打字板打开此 文档 查看有无错误,没错误后,打开pcb图(.brd文件),开始导入网络表
选择刚刚生成网络表的目录,然后开始导入
此时原理图中随便选择一个 元器件 或者网络,pcb图中会对应高亮显示
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