减小单板设计串扰问题的工程师首选方案

为了尽量减小单板设计的串扰问题，PCB设计完成之后一般要对线间距3W规则进行一次规则检查。一般的处理方法是直接设置线与线的间距规则，但是这种方法的一个弊端是差分线间距（间距设置大小不满足3W规则的设置）也会DRC报错，产生很多DRC报告，难以分辨，如图12-23所示。

   图12-23  DRC报告
 

如何解决这个问题呢？可以利用Altium Designer的高级规则编辑功能，对差分线进行过滤。

（1）按快捷键“DR”，进入PCB规则及约束编辑器，新建一个间距规则，并把优先级设置到第一位。

（2）如图12-24所示，在“Where The First Object Matches”处选择“Custom Query”，进入用户自定义界面，然后再选择“查询助手......”，自定义帮助菜单。

   图12-24  规则的设置
 

（3）PCB规则及约束编辑器中存在高级工具菜单栏，包含“+”“-”“*”等。这些可用于编辑高级规则，这其实和编写C语言代码类似。由于高级代码的使用频率较低，在此不做说明，如果读者想了解可以参考Altium Designer的官方文档，弄清楚每一个代码的含义再进行编辑。在此，在自定义代码编辑框中输入“istrack>(InDifferentialPairClass('All Differential Pairs'))”，表示的含义是不包含差分走线的导线。

（4）在“Where The Second Object Matches”处适配“IsTrack”，那么整个规则的含义表述为除了差分线之外的导线和导线之间的距离。

（5）按快捷键“TDR”，重新运行DRC，可以得到如图12-25所示的结果，差分线之间的间距只有8.6mil，不满足设计的3W规则12mil，但是不再进行报错。

   图12-25  走线间距规则报告

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