报错“Geometry Check failed to process results: failed to open result file”弹出来的时候,正在跑一个四层板的几何检查,模型是从Allegro导出的ODB++,导入过程一切正常,叠层也识别了,点检查就直接卡死,Message Manager里刷了一屏这个错。路径D:\HFSS_work\pcb_si\run01\error_log.txt。
Tool→Options→General Options→Desktop Performance,把Number of processors从默认值改成CPU最大线程数,重启HFSS,几何检查一次过。改成1也能修复,单核跑得慢但至少不报错。这个坑跟并行资源分配有关,几何检查调用了多线程但子进程的临时结果文件写不进去,改成单线程或者让HFSS自己管线程数就绕过去了。
导入ODB++的选项里几项关键设置。File→Import→ODB++,打开文件选择框之前先确认单位是mm还是mil,跟PCB设计时一致。层映射对话框里检查HFSS自动识别的层类型,信号层、平面层、介质层、阻焊层分别对应Signal、Plane、Dielectric、Solder Mask,识别错了手动改。材料属性是最容易翻车的地方,ODB++里带的FR4默认介电常数4.4、损耗角正切0.02,实际板材如果是FR4-TG170或者IT-180A,这两个值差很多,导入后在层叠管理器里手动改。网路识别ODB++会自动导入网络名,Gerber导入的话需要手动启用Auto Recognize Nets,识别完在Project Tree里核对一下关键的信号网络对不对。
叠层配置在Edit Layers窗口里做,Signal Layer的厚度给0,铜厚在属性里单独设;Dielectric Layer的厚度按实际板厂叠层填,Core和Prepreg分开设,介电常数和损耗角正切分别对应。粗糙度参数在高频段影响导体损耗,铜箔的Rz值从板厂datasheet里查,默认的0.5μm偏小,实际压延铜大概1到2μm。叠层配完点Apply再Close,直接Close不保存。
端口设置是3D Layout跟普通HFSS差别最大的地方。Gap Port相当于普通HFSS里的Lumped Port,从信号走线边缘到参考地的边缘选中,右键Port→Create。Edge Port需要先选信号层,Edit→Select Edges,选中走线的边缘,Draw→Port→Create。Wave Port要选两个边缘来构成一个波端口,单线传输线的话两个边缘必须共线连续。3D Layout的自动端口创建会帮你找最近的参考平面,选错了在端口的Properties里手动指定Reference。端口建完在Project Tree的Excitations下面列出来,每个端口点开看一眼参考平面和端口尺寸对不对。

SYZ求解器的设置跟普通HFSS不一样。右键Analysis→Add SIwave Solution Setup,General标签页里先把power/ground nets识别出来,在Net Selection里勾上电源和地的网络。Auto Extent Distance填平面外扩的距离,一般给5到10mm,太大网格量爆炸,太小边界效应影响结果。Frequency Sweep在SYZ Sweep Options里设,起始频率0GHz,终止频率看信号速率,10Gbps的信号至少扫到10GHz。HFSS求解器跟SYZ求解器可以同时开,HFSS用user-defined regions,SYZ全板跑,两个结果对比着看。
网格失败最常见的原因是模型尺寸跨度过大。PCB整体厘米级,铜箔厚度微米级,长宽比超过1e7,HFSS的网格剖分器处理不了。铜箔不建模,只建介质层和信号走线,走线用2D Sheet代替3D实体,铜厚在叠层的导体属性里体现。平面层用Infinite Plane代替有限大铜皮,网格量少一个数量级。端口附近手动加密,其他地方用默认的自适应网格。报“mesh on port is non-planar”的话把端口面重建一下,或者建一个跟端口面关联的坐标系再画端口。
求解完在后处理里看S参数,Results→HFSS 3D Layout→SYZ,选要看的S参数,Smith圆图和dB图分开出。TDR阻抗在Results→TDR里,选差分对的话看差分阻抗曲线,单端看单端阻抗。眼图分析在Circuit或者System里做,把S参数导到Nexxim里搭一个通道模型再跑瞬态。D:\HFSS_work\pcb_si\post\下面那个S参数文件还没导,差分对的TDR阻抗过冲有点大,可能是过孔残桩没处理,下次把残桩背钻的模型加上,残桩长度大概是……
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