平坦式转层次化设计？5步避开3个大坑（2026版）

以前画原理图，我一直用平坦式——所有电路堆在一张纸上，滚动鼠标滚轮从头翻到尾。跳槽到新公司，发现同事都用AD的层次化设计，我当场懵了。什么是层次块？怎么连子图？网表导出来老是丢信号。折腾了两个月，踩了一堆坑，今天全记下来。2026年了，如果你也准备从Cadence平坦式转向层次化，这5个步骤和3个坑能帮你省下一周时间。

层次化设计是什么？一张图讲明白

层次化设计说白了就是“先搭架子，再填肉”。你先在一张顶层图纸上画几个方框（比如“电源模块”“MCU模块”“传感器模块”），每个方框代表一个子电路。然后双击方框，进入下一层图纸，画具体的三极管、电阻、电容。子图里还可以再套子图，直到最底层全是具体元件。

这样做有什么好处？四个字：分工、模块化、省纸、好管理。一个500个元件的板子，平坦式画在一张A0纸上，打印出来字都看不清。拆成8张子图，每张A4，清爽多了。

我去年做的一个数据采集卡，总共1200多个元件。用平坦式，找某个电阻要搜半天；用层次化，顶层5个模块，每个模块下层2-3张子图，定位问题快了一倍。

实操5步，从零搭一个层次化工程

第1步：新建Project  File → New → Project。给个名字，比如“My_Hierarchical_Design”。别用中文路径，Cadence对中文不友好。

第2步：画顶层框图  Place → Hierarchical Block。在图纸上拉一个矩形。弹窗里填：

• Implementation Type：选“Schematic View”（表示这个框图对应一张原理图子页）
• Implementation Name：子页的名字，比如“POWER”
• Path：文件名，一般和Implementation Name一样

点OK。一个方块就出来了。重复这个操作，把系统所有模块都画在顶层。

第3步：加层次端口  Place → Hierarchical Pin。给每个框图加上输入输出端口。比如电源模块有“Vin”输入、“+3.3V”输出。端口名字要和子图里的对应。

第4步：自动生成子图页  双击一个层次块（比如“POWER”）。系统会弹出一个对话框，问你要不要创建新的原理图页。点Yes。一张空的子图就自动生成了，并且已经带上了你在顶层定义的那些端口引脚。

第5步：填充子图电路  在子图页里，像平常一样放元件、画连线。注意：子图里的Hierarchical Pin不能删，它们就是和顶层连接的通道。

第6步：同步更新  如果后来改了子图，加了新端口，返回顶层，选中对应的层次块，右键 → Synchronize Up（向上同步），端口会自动增加。反过来，顶层改了端口，子图用Synchronize Down更新。

实测，一个8张子图的工程，手动同步需要10分钟，用Synchronize功能只要30秒。

踩过的3个大坑（含解决方案）

坑1：AD转Cadence，顶层图纸丢了

新公司给的是AD格式的原理图，我要转成Cadence。用Import → Translators → Altium Schematic Converter，转换完成后打开——顶层图纸一片空白，子图倒是都在。

查了半天，发现AD和Cadence的层次化机制不兼容。AD的顶层图在Cadence里识别不了。解决办法不是硬转，而是：在Cadence里手动重建顶层框图，然后把转换成功的子图一个个挂上去。手动建顶层花了40分钟，但比重新画整个工程（估计要3天）还是快多了。

教训：转换前，先在AD里把顶层图截屏或者导出PDF，照着画到Cadence里。别指望一键转换。

坑2：子图之间连接，Pin多得烦死人

一个复杂的工程，比如MCU模块要和传感器模块通信，有SPI总线（SCLK、MOSI、MISO、CS），还有I2C总线（SCL、SDA），还有几个单独的GPIO。如果每个信号都做一个Hierarchical Pin，顶层图纸上会密密麻麻全是线。

我第一个版本就是这么干的——16个信号，顶层拉线拉得像蜘蛛网。后来同事告诉我：用NetGroup。

解决方法：选中一组信号（比如SPI的4根线），右键 → Create NetGroup。给个名字“SPI_Group”。然后在层次块上，只需要一个端口叫“SPI_Group”。子图里也一样，用NetGroup连接。顶层图纸瞬间清爽。

数据对比：同等规模工程，用NetGroup前顶层有32个端口连线，用后只剩8个。阅读时间从5分钟缩短到1分钟。

坑3：端口命名大小写不一致，导网表报错

子图里有个端口叫“En_3V3”，顶层框图里写成了“en_3v3”。Cadence不报错，也能打开。但是导网表时，提示“Signal missing”。找了两个小时才发现大小写不一致。

Cadence的层次化端口是区分大小写的。我的习惯：全部用小写，下划线连接，比如“en_3v3”、“spi_mosi”。在Synchronize的时候，软件不会自动帮你统一大小写，必须人工检查。

实操技巧：在顶层框图，右键 → Synchronize Up，看弹出的对话框里有没有“New port”或者“Missing port”。如果有，说明名字对不上。双击进去改一致就行。

什么时候该用层次化，什么时候继续平坦式？

不是所有设计都适合层次化。我给你一个判断标准：

• 用层次化：元件数超过200个，或者有3个以上明显功能模块，或者多人协作。比如手机主板、工业控制板、FPGA开发板。
• 用平坦式：元件数少于100个，或者是一个简单的测试板、转接板。比如一个运放电路、一个LED驱动板。

我做过的项目里，300个元件以下，平坦式能忍；300到800个，层次化明显高效；800以上，不用层次化你根本维护不了。

2026年，Cadence原理图工具已经更新到17.4，层次化功能更稳定了。但核心逻辑没变：先顶层框图，再子图电路，用Synchronize同步，用NetGroup简化连线。记住上面3个坑，你至少能省下10个小时的调试时间。下次再有人说“层次化设计很难”，把这篇文章甩给他。

武汉格发信息技术有限公司，格发许可优化管理系统可以帮你评估贵公司软件许可的真实需求，再低成本合规性管理软件许可,帮助贵司提高软件投资回报率，为软件采购、使用提供科学决策依据。支持的软件有: CAD,CAE,PDM,PLM,Catia,Ugnx, AutoCAD, Pro/E, Solidworks 等。