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贵司是不是应该解释一下这个并列问题?

刚进Cadence团队第一件事是把共享库路径配好，D:\Cadence\Team_Lib下面分pad、psm、dra、fsm四个子目录，Allegro里Setup→User Preferences→Paths→Library，padpath、psmpath、parampath三个变量都指过去，少一个别人打开你的brd就报找不到焊盘。配完在allegro.ilinit里把团队脚本目录load进去，所有人启动自动加载，不用每次手动跑。

留下印记从命名开始，封装名按料号加尺寸加公差，电阻写成R_0402_1%，电容写成C_0603_10V_X7R，别用R1、C2这种。库文件版本号带日期，v1.2_20260915，改一次加一次，禁止覆盖。焊盘文件跟封装文件放同一个目录，名字保持一致，BGA的球径和间距写在封装名里，BGA_0.8mm_18x18，找起来不用翻手册。

Skill脚本是最直接的印记。写一个批量改线宽的，axlCmdRegister注册命令，遍历所有clines，判断net名，电源网络改20mil，信号改6mil，差分对按规则算。脚本头部注释作者、日期、功能、依赖的Allegro版本。放到D:\Cadence\Team_Lib\skill\下面，在allegro.ilinit里load，新人装完软件第一件事就是把这个ilinit拷过去，脚本跟着人走。再写一个批量改过孔阵列的，选中铜皮，按间距150mil打地孔，省得手动一个个放。

约束规则模板也存一份。Constraint Manager里把Layer、Spacing、Physical、Electrical全配好，线宽默认6mil，过孔0.3/0.6，差分100欧姆按叠层算，电源线宽20mil，间距规则按板厂能力设。导出成.rul文件，新项目Import→Rules直接导入，不用从头设。规则里Query写清楚，IsNetClass('POWER')这种，别用通配符乱匹配。规则版本号跟叠层版本号对应，改一个两个都改。

叠层模板在Cross-section里建，四层板、六层板、八层板各存一份，Top到GND的介质厚度0.1mm，GND到Power 0.5mm，Power到Bottom 0.1mm，铜厚外层1oz内层0.5oz，介电常数4.3。存成.stackup文件，跟板厂工艺表放同一个目录。新项目直接调叠层，阻抗不用重新算。板厂换了叠层跟着换，旧项目的叠层文件留着别删，回流焊的时候还要查。

设计模板和检查清单。brd模板里预置板框、安装孔、Mark点、层叠、规则、光绘设置。Checklist用Excel，DRC跑完逐项打勾：Unconnected、Clearance、Hole Size、Silk over Pad、Testpoint、Acute Angle、Copper Sliver。每个项目归档一份Checklist，签上日期和名字。模板版本号写在文件名里，v2.1_4L_20260915，别用final这种词。

文档和传承。每个脚本、每个模板、每条规则改动写README，写清楚改了什么、为什么改、谁改的、怎么回退。版本控制用Git，brd和lib都提交，二进制文件也能管，别用共享文件夹覆盖。新人来了照着README走一遍就能上手，不用问东问西。README放在D:\Cadence\Team_Lib\README.md，下一个要加的是Skill脚本的单元测试，跑一遍所有命令看有没有报错，测试用例是……

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