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在Cadence中使用VerilogA进行建模与仿真

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在cadence中使用VerilogA 参考视频https://www.bilibili.com/video/BV1Zb4y1D7pJ?from=search&seid=1636968388513216152&spm_id_from=333.337.0.0 以设计理想比较器为例

新建lib

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写 程序

按“insert”开始编辑，按“Esc”推出编辑模式，输入:wq并回车，保存退出
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测试

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   红色为vinp，绿色为vinn，vinp大于vinn时输出1
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