元器件布局+个人思路 与结构工程师确认好板子的形状及孔位，以及特殊元器件的位置，因为一些产品结构已经有了，不可能为你而改变，你得按现有的东西来设计。 首先先把OrCad Capture CIS中导出的

一、打开软件 1、点击 PCB Editor 17.4 软件 2、弹出产品选择框，按图中所示进行选择，点击OK 二、新建PCB工程 一、新建工程文件 1、点击 File - New… 新建PCB工程

初学者，用起来全是问题 前几天遇到没有空间的问题（no space left on device） 解决不了，还好虚拟机上没什么东西， 程序 也没做改动，就删掉虚拟机重新安装了一下 旧问题就又出现了

1、打开OrCAD原理图 dsn 文件 要是在整个 文档 中查找元件，单击.dsn文件选择整个文档； 要是在 单个Page页面中查找元件，单击选中该Page页面或者双击进入该页面。 2，在Search

对“原理图 设计 ”而言，其本质为“设计思路的抽象描述”，其中涉及的重点为3个： i）、“器件符号”：器件在原理图中的表述形式； ii)、“器件选型”：器件选择； iii）、“器件封装”：器件的PCB

一、不同网络在页内或跨页查找 1.选中需要查找的 net 或者off-page。 2.单击右键选择最下方的Signal。 3.在左侧Navigation Window栏将会显示所有查找到的结果。 二、

1、PXF 仿真 与PAC仿真的区别 PAC 是类似AC分析的一种小信号分析，只是AC分析针对的是简单的DC工作点，而PAC是周期时变工作点，当小正弦信号施加到周期时变线性电路的时候，电路得到各次谐波

好记性不如烂笔头，学过的知识就要记下来，否则没过多久就忘得一干二净，又要重新学习。最新使用Allegro的Orcad画了一块板子，并用Allegro设计PCB。为了避免忘记，在此记个笔记吧！ 本文使用

SPICE模型 库网址 查找SPICE模型的最佳位置是浏览供应商或制造商的网站，以下是部分常用的网址。 1、ADI https://www.analog.com/en/design-center/si

目录 layout创建 修改网格间距 导入MOS管 选择金属层 放置衬底接触环 放置网络标签 DRC验证 LVS验证 layout创建 选择Tools-> Design Synthesis->Layo

目录 1.Terminal界面使用 在Linux界面右键，点击Open Terminal ，打开Terminal界面 输入ls回车，可以查询当前所在目录下的文件 输入cd+空格+文件名可以进入该文件

1、根据outline添加route keepin Edit>z-copy>options>package keeepin,route keepin>offset->点击外框 自定义框： setup

schematic常用快捷键 x：检查并存盘 s：存盘 [：缩小 ]：放大 F：电路图居中显示 u：撤销上一次操作 Esc：清除刚键入的命令 c：复制 m：移动 shift+m：移动器件但不移动连线

17.2中使用designe outline 代替outline，放置电路板外观，及Design Outline，这个和17.2之前的版本不一样，不能使用画线的方式添加Designe Outline，

原理图快捷键： O：缩小原理图 I ：放大原理图 shift+G：放置管脚（pin） shift+J： 批量 放置管脚（Pin Array） R：旋转 元器件 。（选中要旋转的元件，单击R） H：左右

目录 1. 设置大十字光标 2. 双单位显示mil/mm 3. 网络高亮 3.1 设计模式选取 4. 手动放置元器件以及修改网络 Logic -> Net Logic 4.1 手动放置元器件Logic

打开 点击Capture CIS，选择产品中的 OrCAD Capture CIS 打开以后，初始界面为 之后，我们将正式开始原理图的设计！ 初始设定 Options-> Design templat

无盘 设计 1.因为过孔具有电容效应，无盘设计能最大限度保证阻抗连续性，从而减小反射与插损； 2.减缓走线压力，降低产品成本与风险； Setup ConstraintsModelSpacing Models勾选Hole to lin

Allegro中导入导入导出DXF简介： 一． Allegro导入DXF文件： 在进行PCB设计时，需要考虑结构要求，其要求就会体现在结构文件中。一般Allegro软件的结构文件为DXF。DXF文件中包含PCB板外形，定位孔位置大小、关键器

本节介绍了Capture CIS的基本界面功能， 原理图库 的管理，如何将新期间放置到原理图库中，如何管理我们的日常库，原理图库和PCB库是如何交互的。 3.1 Capture CIS 界面介绍 下面从颜色调整，格点调整等三个方面，简单介绍

目录 第一步：选择Cmgr图标： 第二步：双击Net下面的Relative Propagation Delay 第三步：右键点击Dsn行，选择Analyze，然后就可以看到Length信息了 在使用Allegro进行 PCB文件 设计时，如

文章目录 前言 一、点击菜单栏的show element命令 二、在find栏中输入要查找的器件 三、输入位号 总结 前言 设计 好的PCB我们能经常需要快速查找某个 元器件 。 一、点击菜单栏的show element 命令 二、在fin

软件许可闲置？你正在偷偷浪费钱 你是并不是也碰上过这种情况？项目急着出图，系统提示“license不足”，可IT部门查账时却偏偏注意啊到许可数量绰绰有余，可也是，就是用不了这事儿，我见过太多次了。 我啊做IT的，最怕的就是“误判”——误判资源，误判需求，甚而误判老板对成本的容忍度。你以为买了老鼻子软件就是安全了，可现实是：你买的许可，正在

何故你的软件许可总在“抢”？ 你是绝非也碰见过的场景？项目急需 CAD 软件跑仿真，翻遍服务器找不到空闲许可；IT 一查发现，去年买的新版本从来不被人用，但说实话说上千道一万，续费签字却迟迟不肯放这不算个例，反倒是一大推制造企业日常的缩影。 毛病出在哪儿 软件许可管理要不然是靠人工敲键盘？以前全是 IT 黑客一枚一枚去查，现在天天盯着服务

你是并非也老是逮着license不够用？ 我敢说，90%以上的制造企业都碰见过此问题：项目要上马，license可抢不到；而一堆license躺在服务器上，没人用。每次急得像热锅上的蚂蚁，IT部门那边又开始催缴纳授权费，哪路神仙也说不清到底买多了要么是买少了。 你知道吗？截至2026年2月，我亲历的某大型电子企业，光是软件授权续费的年投入

EM仿真 用的比较多的是HFSS 和Sonnet . 对于低频（15GHz）以下Sonnet电磁仿真还是比较准的（和TSMC标准库 原件小信号分析对比得出）。以下是几个重要仿真步骤： 1.首先以图上M8，4圈八边形电感版图为例，打开Cade

教学服务器巨多bug和闪退等问题，一点点记录吧。。。。 1.Q：在做仿真的时候断网了，再登入服务器后，原来的文件显示被我自己的用户锁住了，我不能编辑，要怎么解决啊？ A：从桌面进入文件夹删掉对应被锁定的cell的cdslck文件。 cade

IC610 以上的版本只能够识别OA格式 的PDK，而tsmc18rf 所采用的是cdb格式 ，所以需要进行转换，而IC610自带CDB-OA转换功能，实现很方便 。 总结写在开头： 对于cdb转oa，首先找到相应cdb库的cdb.lib文

对于 CFD 解决方案，输入 CAD 几何体，然后输出 CFD 网格！前提是它像听起来那么简单。虽然实际中的文件管理比这更复杂，但不必复杂。以下是从Fidelity Pointwise读取和写入文件的一些提示和技巧- 起点 - CAD 文件

5 月 25-26 日，以“汇聚全球目光，助力零碳排放”为主题的 2023 国际涡轮技术大会（TURBINETECH 2023）在上海成功举行。大会秉持推动航空及燃气涡轮行业迈向更加高效清洁未来的愿景，专注未来航空及燃气涡轮行业进步的战略目

87.布局-快速查看2个对象的约束规则 87、布局-快速查看2个对象的约束规则 P87 - 00:21 在正常的一些布局和布线中,之前设置的一些规则忘记了 进入约束管理器,查找物理规则,查找线宽 这样可行,但效率过低 如何快速查找两个对线之间的约束规则?(即上面的) 查看过孔到焊盘之间的距离 88.布局-PCB器件交换位置 前因: 一些器

G 快速对齐 Shift+Z 缩小 右键框矩形 放大 C 拷贝选中的多边形、cell、instance 等 V 删除选中的多边形、cell、instance 等 Shift+C 剪切多边形或者 path Q 多边形、cell、instance 的属性菜单 F3 命令的属性菜单 F4 全选和边选的切换默认是全选 W 打孔 create vi

第1章：焊盘类命名规则 注： 所有单位均为mm，焊盘命名字母均为小写 一、 钻孔类焊盘 1 钻孔焊盘 命名格式为：pad0_70d0_40(s) 说明：pad：焊盘（pad）； 0_70：表示的是焊盘外经为0.7mm。 d：表示内径直径； 0_40：表示焊盘内经是0.4mm； s：表示方形焊盘--------无s表示圆形焊盘 注：内径与外

如何高亮一根线？ 快捷键 9 如何给高亮线加粗？ （有时候用快捷键9之后，导线被高亮了，但是没有被加粗，所以需要用下面方法特别设置一下） 如何取消高亮？

01 百度网盘下载 License Manager：LCU04.30.000 链接：https://pan.baidu.com/s/1IxFMgYImCQK5UdsXQ4lXBw提取码：1wbd License Manager Hotfix：LCU04.30.006链接：https://pan.baidu.com/s/1t-D2-N8IF

PowerSI和Xtract IM软件中关于NEXT与FEXT串扰的定义公式。 串扰的两个标准 第一：系数的表示方式，这样的方式是和单位长度的寄生电感和寄生电容有关系。可以看到K_NEXT,K_FEXT都是关于在传输线上的寄生的电感和寄生的电容组成计算方式。这种方式是Power SI中给出的寄生结果，是基于S参数的S11和S21得到的无缘

1、打开OrCAD Capture软件，新建一个元件库或者添加现有一个元件库，之后选中添加的库，右击选择New Part，如下图所示： 填写元件相关信息，如下图所示： 2.使用PinArray工具添加100个引脚,如下图所示： 3、添加好100个引脚后的效果，如下图所示： 4.鼠标左键框选所有的Pin（注意不要选中框），右键选择Edit Properties编辑管脚属性...

1，打开软件 Pad Designer,修改是设计单位为Millimeter，Decimal place 是精确度位数。如下图： 2、Hole Type:文本框设置如下： Drill,Plating表示金属孔， non-plated表示为非金属孔。 Drill diameter表示钻孔直径。 Dill/Slot symbol ：钻孔标识 Figure ： NULL空， Circle 圆形...

问题1： #2 Warning [ALG0016] Part Name “CAP _POL_CAPAE1030X1050N_35V/330U” is renamed to “CAP _POL_CAPAE1030X1050N_35V/33″. 报错类型：DRC报错，名称太长导致警告解决办法：修改元件的Value值，或者如下图更改字符的长度...

主控芯片绘制 绘制原理图的时候大部分原件都是系统库中自带的，不用自己画，但是主控芯片还是需要自己来绘制的 STM32FF411CEU6 在网上下载到要画芯片的手册，找到有引脚的一页 新建一个元件 放置引脚 全选引脚后选择编辑 把name和number这一列全部换成手册上的数据 由于工作量较大...

前言 提示：以下是本篇文章正文内容，下面案例可供参考 1. 电路原理图 2. 仿真设计 设置PIN端Vin1,Vin2为变量 说明 Vin1的直流电压是VCM1，同理设置Vin2 怎么加入变量呢 3. 建立输出 现在定义Vo1 - Vo2 同样添加输出就在里面设计...

schematic design 有两个工具支持：Allegro Design Entry HDL （concept）和OrCad capture CIS。似乎业界多用OrCad capture CIS。 以前的项目用过concept。 如果使用concept...

使用与案例1-1相同的设计 RC.opj。 选择PSpice – New Simulation Profile 或单击新的模拟配置 指定RC_bias为模拟配置文件的名称 单击“Create”按钮，打开“模拟设置”对话框 选择PSpice-Run，或单击Run图标 netlist创建过程在后台运行。它自动检查背景中的设计规则检查(DRC)错误。在没有任何DRC错误的成功创建netlist之后...

1、开环增益与相位裕度 电源电压 VDD=3V，VP 输入电压 1.5V，VN 输入电压 1.5V 直流并叠加 1V 交流电压，扫描频率从1Hz至 100MHz 交流小信号仿真图 tt 工艺角下仿真的运放波特图 可以看出相位裕度为 72 度，单位增益频率为 1.07MHz 2、共模抑制比（CMRR） 电源电压 VDD=3V ...

单位换算 1mil = 0.0254 mm 1mm = 39.3701 mil 默认情况下，我们通常使用mil单位来绘制PCB板。 1. 创建新工程，File --> New... --> [Project Directory] 显示工程路径 --> [Drawing Name] 工程名称，通过Browse...选择工程路径 --> [Drawing Type] 工程类型...

系列文章目录 1. cadence16.6学习之路（1）——Orcad工程建立与环境设置 2. cadence16.6学习之路（2）——原理图库创建与元件放置 原理图库创建与元件放置 前言 创建原理图

Cadence17.4差分组内Xnet的创建与等长布线 1.原理图说明 1.如下图所示，原理图在设计时会有过电容的差分线，我以 USB3.0 的TX引脚为例，其线上有100nF的耦合电容，另外两组线是

Allegro是Cadence公司推出的一款高性能PCB设计工具，广泛应用于电子工程、自动化控制、通信系统等专业领域。但你是否也遇到过这样的问题：教学许可证无法正常激活，或

某国内头部芯片设计企业2023年因EDA采购成本激增52%，被迫砍掉3个先进制程研发项目，而通过部署许可优化技术，该企业在9个月内将Synopsys、Cadence等工具的许可证利用率从31%

该软件是集封装生成与管理一体化的软件，管理你众多的封装，不需要再花大量时间去找封装甚至花钱买封装了；同时该软件图示化界面很强，便于检查封装尺寸；生成封装方便，生成Altium、Cadence、PADS等主流软件的封装短短几秒钟就