二十六、关闭一个颜色管理： 有时焊盘会出现 引脚 位号，在visibility中关闭所有层后还是会显示如图所示的焊盘，关闭需要在此处关闭： 二十七、走线时怎么保证两个PIN之间的连线是直线而不会弯曲：

VIVA是非常实用的模拟 波形显示 软件，数字波形需要用Verdi等显示波形。(VCS用来RTL仿真，DC用来综合，PT用来进行静态时序分析。) VIVA中的数据可以发送到计算器calculator中

一、调节PCB器件最小移动栅格距离：右键 》 quick utilities 》 grids 》定义Spacing； 注：各层都有最小栅格设置，不能只设置一层的； 同时，最小的栅格距离可以设置到 1

ERROR (OSSHNL-116): Unable to descend into any of the views defined in the view list, 'cdl schematic

问题： Error found by spectre in `OTA ', during circuit read-in. EBROR (sFE-23) : "input.scs" 34: NMi i

二十一、同时DRC也可以在上文二十条界面中设置，点击栏目前的颜色块即可删除错误； 二十二、有时DRC会报错，比如V S 错误，可能原本是正常的过孔到shape距离，此时在修改一些参数后会突然报错，可以

概述 层次化电路图设计是一种模块化的设计方法，用于在电路非常复杂的情况下使原理图变得更加清晰。它包括两种设计方法：自上而下设计和自下而上设计。 自上而下设计：先设计好模块化后的封装器件，再设计该器件具

一、创建简单的分裂原理图库[tps545为例] 【注】进行下一步建立元器件之前，保存一下该库到工程的原理图所在目录 【注】：中间有必要再改变一下原理图库的背景颜色！ 双击器件 引脚 ，根据DataSh

说到IC Design就离不开EDA TOOLS 。 IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。 IC设计向来就是EDA工具和人脑的结合。 随着IC不断向高集成度、高速

前言 看到可以在SPB17.4的命令行窗口运行运行TCL命令. 记录一下零星的命令，先不管能用TCL命令干啥有用的事情。 先运行一下能观察到效果的TCL命令， 有个感性认识。 有的命令需要带参数，有些

点Edit->Change 右侧Options栏中class选“Ref des”，New subclass选“Silkscreen_top” ，Text block栏中选合适的文字大小。 3.点击Ge

大家好，我是zhang_sir，带你用最高效的方法解决最复杂的问题。今天给大家带来在Allegro17.4如何实现多个元件整体旋转教程。 目录 一、Gerber文件简介 1.什么是Gerber文件 2.Gerber格式的应用 3.为何要转换

布局布线 导入网表：File->Import->Logic… 选择网表格式（Design entry CIS）和存放路径。 手动放置元件：Place->manually Advanced Settings选项 勾选Library用于调用封装

1.约束规则管理器 1.1 线宽规则 （physical） 1.2 线距规则（spacing） 1.3 区域规则（region） 1.4 过孔 2.布线 2.1 布线命令（add connect） 2.2 推挤命令（slide） 2.3 复

  ⏪《上一篇》   🏡《总目录》   ⏩《下一篇》 目录 1，概述 2，取消方法 3，总结 B站关注“硬小二”浏览更多演示视频 1，概述     如下图所示，在管脚或连线被赋予了自定义颜色时，查图时看起来比较混乱，不容易区分其所在层。本

摸不着的“软件黑洞”正在吃掉你的研发成本 说真的，每次看到工程师们在会议室里喊“又抢不到软件许可了”，我就想歇菜。但说实话更让我头疼的是IT部门查账时注意啊到，企业每年在软件上的投资动辄几十万甚至说上百万，可实际利用率不到50%。 一、你的许可证资源到底在哪儿？ 做个比喻吧，你家的Wi-Fi信号，明明有500M带宽，话又说回来，明明有人在

许可浪费？CaE软件资源闲置带来的隐形成本你真的算清了吗？ 我呢碰见过太多企业在软件许可上的“不划算”案例。2026年吧2月，某国内汽车电子企业项目组急着跑仿真，结果被系统提示“全部License均被占用”，临时找人调用，末了项目延迟两周。而更讽刺的是，公司每年还在为拿这些“坐吃山空”的许可续费省不下钱还处处碰壁。 哪路神仙在“吃”掉你的

跑开关电路很容易碰到仿真不收敛 的问题，一般的解决方法有 1. 如果出现的错误是找不到dc值，则可以选择直接skip dc。 2. Step太小导致 （1） 可以改变给cmin电容 赋值，是每个节点都会有小电容，避免出现电压信号突变。 （2

新建“cell view” 创建一个反相器 快捷键“i”,插入，点击“browse” 选择要插入的器件，只能选“symbol”，最小化插入，按“esc”退出 选中器件，按“Q”，可查询器件参数。“F”可以放大界面。“【”缩小界面，“】”放大界面 w 连线， esc退出 launch-ADEL-进入配置环境 点“analysis”，再点ok

字幕有误 订正为温度范围的绝对值

1-15 sch 001 进入方式，基本操作 002 工程创建，通用格式设置（模板），器件创立（含异性元件） 003 多部分器件创立（homo关联，hter独立），图中元素显隐 004 多模块器件增加属性以区分所在硬件（packge，annotate设置字段名） 005 导入元件库 放置，文件夹搜索元件，电源、地、线等（侧边条） 006

目录 打开CIW窗口 打开Library Manager 打开Library Path Add Library 添加工艺库文件 打开CIW窗口 打开窗口后点击Tools 打开Library Manager 在弹出的框内点击Library Manager 打开Library Path 在Library Manager界面里点击Edit，在弹

在.cdsinit文件中加入相应命令即可（不要复制中文注释，.cdsinit需要开启隐藏文件查看权限）。 *******更改背景颜色为白色********* envSetVal("viva.rectGraph" "background" 'string "white") envSet

一些安装前的小tips： 1. 建议在root账户下进行安装操作 2. 在提示缺乏权限的时候可以在当前目录下使用sudo chmod 777 /文件路径/ 来设置权限 3. 在终端里面的粘贴快捷键是CTRL+shift+V 4. 本教程假设已经参考https://blog.csdn.net/qq_40987215/article/deta

1.如何在allegro中取消花焊盘(十字焊盘) set up->design parameter -> shape->edit global dynamic shape parameters->Thermal relief connects -> Thru pins ,Smd pins -> full contact 2.allegro 中如何设置等长 setup -> constraints-

1.绘制封装时，设置器件高度。 封装绘制完成过后，点击setup-Areas-Package Height—右键—选择Add Rectangle—设置高度—预览3D效果图。 2.绘制完PCB过后...

噪声产生的原因 串扰 Cross-talk电磁场耦合衬底噪声 噪声解决方法 解决衬底噪声一般使用：保护环 Guard ring 更好的保护环，是三环结构； 解决电磁耦合的办法：同轴线屏蔽 使用差分信号传递 使用去耦电容 噪声一般为高频信号，在电源与地之间连接一个大电容，可以有效屏蔽高频噪声；方法一般有两类： 我们可以直接增加一个电容器件；利用寄生电容； 免责声明：本文系网络转载或改编...

目录 概述 一、Allegro PCB Designer 二、OrCAD Capture 三、总结 概述 有位粉丝问我，关于背景颜色设置问题，这里我写一篇文章吧！尽自己微薄之力帮助更多的人，加油^_^...

目录 1，概述 2，偏好设置 2.1，颜色设置：是指图纸背景及所有相关要素的颜色 2.2，栅格设置：设置栅格显示方式，尺寸等 2.3，放大缩小设置：设置放大缩小步长 2.4，选择设置：设置被选中的方式 2.5，其他设置：线条相关的设置 2.6，文本设置：文本颜色字体字号相关的设置 2.7，板仿真语言设置 3&# 免责声明：本文系网络转载或改编，未找到原创作者，版权归原作者所有。如涉及版权...

鼠标 左键单击 –> 选中或确定操作 按住左键 –> 选中区域内所有组件 左键双击，可以选择以特定操作模式和窗口类型进入对应组件的下一层 一般我是edit newlab 右键单击 –> 扩展操作 键盘快捷键 菜单栏中会显示部分操作对应的快捷键...

1.立创上面的封装先导出AD,然后AD导出ASCII码文件给cadcene 2.导入文件ASCII格式文件 3.点击Translate,转换为cad封装文件 4.将文件转化成cad封装文件 5.选择路径然后导出生成cad封装 免责声明：本文系网络转载或改编，未找到原创作者，版权归原作者所有。如涉及版权...

软件指定封装库路径（Setup -> User preferences->Paths ->Library） “devpath”：这是第三方网表（other方式导出的网表），由于我们只用第一方网表，所以其实这项可以不管。 “padpath”：PCB封装的焊盘存放的路径。 “psmpath”:PCB封装焊盘中使用的Flash文件、PCB封装焊盘使用的Shape文件等内容存放的路径...

在本篇文章中，我们将以反相器为例，介绍如何通过Calculator来获得输出功率(Pout)，输入功率(Pin)，总谐波失真(THD)，和直流功率(PDC)的表达式。 反相器如下图所示。其中，直流供电电压为2V，负载电压为30欧姆，输入交流信号幅度为"amp"，频率为"F_c"。方后续便起见，各个元件和net的名称均在图上标注。在完成谐波(HB)仿真后...

一．原理图 1．建立工程 与其他绘图软件一样，OrCAD以Project来管理各种设计文件。点击开始菜单，然后依次是所有程序-- Allegro SPB 15.5--Design Entry CIS，在弹出的Studio Suite Selection对话框中选择第一项OrCAD_Capture_CIS_option with capture，点击Ok进入Capture CIS...

Allegro因其功能强大、界面灵活、可适应切换复杂项目的需求，很快成为全球最受欢迎的EDA软件之一，而很多工程师在Allegro软件中添加测试点，这样做的好处是为了进行电路的功能测试和故障诊断，那么如何在Allegro添加/生成测试点？下面来看看吧。 一般来说，电路板加工完成后需要进行测试，即对PCB板的性能进行测试...

1、表贴IC a）焊盘 表贴IC的焊盘取决于四个参数：脚趾长度W，脚趾宽度Z，脚趾指尖与芯片中心的距离D，引脚间距P，如下图： 焊盘尺寸及位置计算： X=W+48 S=D+24 Y=P/2+1，当P<=26mil时 Y=Z+8，当P>26mil时 b）silkscreen 丝印框与引脚内边间距>=10mil，线宽6mil，矩形即可。对于sop等两侧引脚的封装，长度边界取IC的非引脚边界即可...

设计PCB过程中，若设计中有差分对信号，则需要将是差分的2个信号设置为差分对，设置差分对有2种方式：手动添加及自动添加 一、手动添加差分对： 1、点击Setup-Constraints-Constraint Manager调出CM规则管理器，然后到Physical规则管理器下点击Net-All Layers，然后在右侧栏中选中2根需要设置为差分对的信号，按Ctrl键全选中后右击...

先选中后缀为dsn的工程，然后点击菜单“Tools”——>“Export Properties…”（导出属性），如下图所示：   在弹出的导出属性（Export Properties）窗口，在最下方Export中就是输出文件的路径，文件后缀为EXP。其他选项默认即可，直接点击OK，文件就保存到刚刚设置的路径下，默认和原理图同一路径。如下图所示：   在对应路径下，找到该输出文件...

对于BGA扇孔，同样过孔不宜打孔在焊盘上，推荐打孔在两个焊盘的中间位置。很多工程师为了出线方便，随意挪动BGA里面过孔的位置，甚至打在焊盘上面，如图1所示，从而造成BGA区域过孔不规则，易造成后期焊接虚焊的问题，同时可能破坏平面完整性。 图1 BGA盘中孔示例 对于BGA扇孔，ALLEGRO提供快捷的自动扇出功能。 1）对BGA扇出之前...

制作Allegro封装包括以下基本步骤： 1. 制作封装所需的焊盘。 2. 放置管脚。 3. 绘制丝印。 4. 绘制元件实体区域Place_Bound。 5. 添加元件参考编号RefDes。 6. 添加元件丝印参数Value。 7. 在丝印层加上参考标号。 封装制作方法步骤如下： 1. 打开PCB editor-> Allegro PCB Design XL...

系列文章目录 1. cadence16.6学习之路（1）——Orcad工程建立与环境设置 2. cadence16.6学习之路（2）——原理图库创建与元件放置 Orcad工程建立与环境设置 前言 软件

cadence17.4 设计PCB零基础教程入门学习过程Orcad+Allergo 0.前序 1.安装 2.认识软件 3.简单的设计流程 4.画元件符号 5.制作焊盘 6.画原理图 7.画封装 8.画

cadence17.4 allegro的热风焊盘制作以及使用 1.制作热风flash 2.制作焊盘 将 设计 好的FLASH制作过孔焊盘，并保存 3.allegro内使用 4.铜皮分隔 创建分隔必须要有

中国半导体行业协会集成电路设计分会理事长魏少军教授权威解读“2023年IC设计业发展机遇与挑战”，TSMC、中芯国际、安谋、华大九天、Cadence、西门子EDA、芯原、合见工软、炬芯、国微芯、芯耀辉、

随着科技的发展，DIY各类产品层出不穷，而镁光成为内存的老牌厂家，为无数王佳提供纵横游戏的尖端装备，据10月份的消息，Cadence和镁光公布了自己的DDR5内存研发进度，两家厂商一起开始研发16GBDDR5

关于位号、封装、丝印 为何他们总是跟你来回校准 为什么你熟知Cadence、pads、Altium 画出的板子还是会有各种问题？ 在你眼里已经没问

OrCAD Capture CIS是一款由Cadence公司研发出来的的原理图设计软件，其便捷性，专业性赢得了广大工程师的喜爱。

Cadence allegro应该如何使用Sub-drawing功能，它与copy功能的区别是什么？

在用Cadence 的PCB设计软件时，总是想着与之前用的Altium Designer 画PCB的样子统一起来。

PWT 空气动力学和发动机空气填充方面的专家 DEA-MA – 高级工程，雷诺和 Donavan Dieu，高级咨询工程师，Cadence CFD 服务和咨询 随着全球城市污染的加剧，立法者要求汽车制造商将尽可能清洁和高效的系统投放市场