PCB板上 固定螺丝用或是定位的 孔。 1.2mm定位孔为例： 1，焊盘封装 ，打开软件 Pad Designer Unit是单位，Decimal place 是小数点。 下面的Hole Type:圆形就是Circle Drill,Plating是是否镀铜， non-plated为不镀铜, Drill diameter是钻孔直径...

在Allegro导入网表的时候，有时候会出现这样一个错误问题...

背景： 工作几年，硬件原理图一直都是平坦式设计，几经辗转，入职一家新的公司，新公司设计工具是AD，并且硬件原理图都是层次化设计，在此背景下，本人Cadence原理图就由平坦式转入层次化设计。

硬件工程师工作中经常会遇到要核对layout工作量或者提前评估layout成本的。这时候就需要我们统计出图纸的PIN数，allegro以前文章写过了，今天刚好看到，所以这里补充下怎样在原理图阶段来查看PIN数。 allegro查看板子元器件的pin脚总数 正文： 第一步，选中你要统计的工程或者原理图页，右键点击“Edit Object Properties"。 第二步，点击下方的“Pins”...

这章比较简单。。。 3.1基本功能介绍 两个方面：（1）直流工作点计算 （2）直流特性扫描 对于直流工作点分析，仿真器会计算各个节点的电压，各支路电流，包括 MOS 管的各个直流参数，例如跨导（gm），阈值电压（Vth），工作区域（region）等。 直流特性扫描中包含了电路的温度（Temperature），设计变量（Design Variable）...

1、修改Pin脚网络 set up --user preference Editor Logic--net logic Option处选择网络，然后find处选择Pins，之后点击要修改网络的Pin即可将原来的网络修改为所选择的网络。 2、在使用测量工具的时候，在Find处选择对象就一定会吸附到该对象中心，否则就可以选择任意位置...

在PCB设计中做等长时，常常会用到蛇形走线，下面就介绍一下如何进行蛇形走线及相关设置： 执行菜单面临Route-Delay Tune，在Options进行相关设置，其中Style是蛇形等长的样式，Gap一般设置为3倍线宽，Corners角度一般设置为45度，最小的拐角长度Miter Size一般设置为1倍线宽，如图1所示 图1 蛇形布线设置示意图 设置完成之后对已经布好的走线进行蛇形布线就ok了，

ORCAD转到PADS logic： 1， 首先ORCAD转到PADS logic非常方便，这也是ORCAD的易用性中的一个亮点把。兼容性好。当然大家都爱用。如下图，直接把*.DSN的文件降到16.2一下版本。 然后到PADS Logic里面直接导入就可以。对于简单原理图，是可以直接用的。对于一些层次行原理图，就需要修改一些东西。不过兼容性已经很不错了...

解决步骤： ① 左键单击选中要改变有效数字位数的那一列数据（否则下图3处的“Format...”选项是灰的），在上面菜单栏中找到“View”选项（下图2处）左键单击，然后找到“Format...”，左键单击。 步骤① ② 在弹出的对话框内找到“Significant Digits”，在右边的框内把有效数字位数4改成自己想要的，比如说8，点击OK。 步骤② 效果如下图所示，增加了4位有效数字...

　　Cadence Allegro现在几乎已经成为高速板设计的实际工业标准，最新版本是Allegro 16.5。结合前端产品Capture，可以进行高速、高密度、多层复合PCB设计布线。 　　

Cadence Allegro PCB相同模块布局布线的方法 在使用Allegro软件进行布局布线的操作的时，会遇到很多一模一样的模块，比如电源模块、存储器模块等等。

一. 打开 OrCAD Capture,新建Library 二．选中.OLB右击，选择Save，可以选择重命名olb以及保存路径 三．新建NEW Part 四．填写Part属性 五 . 画器件的外框，放PIN 六 . 选择管脚的显示形态及属性 七． CTRL+N , 切换到下一部分（ CTRL+B...

Allegro Design Entry CIS 原理图 1.shift+鼠标滚轮 左右移动 2.Ctrl+鼠标滚轮 放大缩小 3.Alt+鼠标滚轮 上下移动 4.按下鼠标滚轮可任意方向拖动图纸(可以一直保持按下状态或者按一下松开) 5.CTRL+鼠标左键 ： 元件叠选 6.CTRL+鼠标左键拖动 ： 复制该元件...

在我们遇到引脚数量特别多的芯片时，此前用的创建元件的方法会显得特别的麻烦，且费时费力，也会容易出现错误，这时我们可以通过Capture导入Excel表格的方式来方创建元件。 第一步，右击.olb文件，点选New Part From Spreadsheet，如图1所示。 图1 表格导入选项 第二步，打开需要创建的元件的Datasheet...

前言：什么是串扰以及它是如何产生的？ 串扰是在传输系统的一个电路或通道上传输的信号在另一个电路或通道中产生不良影响的任何现象。 串扰通常是由从一个电路或通道到另一个电路或通道的不希望有的电容、电感或传导耦合引起的。 简单来说，串扰是由走线之间不需要的电磁耦合引起的干扰...

Cadence Allegro PCB多根走线及其间距设置 在进行PCB布线的时候，当遇到一把一把的总线的时候，如果是一根一根线的去走，是很费时间的，所以呢，这里讲解一下，在Allegro中如何去进行多根走线以及在走线的过程中如何对一组线的间距进行设置

接下来我们一起学习 Cadence Allegro17.2中直接更新元件封装功能方法 1、首先要修改封装，将封装中存在的错误修改掉，然后再进行更新封装操作，具体操作步骤如下...

随着产品的小型化与信息化，高速信号已经进入更多的产品设计中。在进行高速 PCB 设计时，每位工程师都应重视其信号完整性，并且需时常考虑其信号电路的回流路径，因为不良的回流路径容易导致噪声耦合等信号完整性问题。如果电流必须经过很长的路径才能返回，信号路径的电感回路会增加。当系统中的电感回路越大，这些信号愈有可能吸收来自系统中任何其他网络的噪声，给高速信号带来严重的影响...

Cadence Allegro飞线的隐藏关闭 在PCB设计过程中，一把布线的顺序是先走信号线，然后进行电源的处理、电源的分割，然而电源的飞线是非常多的，非常影响信号线的布线，所以刚开始会将电源的飞线进行隐藏

1. 首先用ADE L进行常规的电路仿真。 新建一个inverter的 schematic cellview ,如取为inverter_simu，并画好inverter的电路图和进行相应的电路仿真。仿真完成后，则会在simulation文件夹中生成一个相应的存放仿真结果的文件夹，且其文件夹名与schematic cellview name完全一样...