1：双击Cadence，打开软件。

mobaxterm的文件显示功能 由于是复制过来的，cadence不认识，所以需要将新的库关联一下...

目前大家使用比较多的EDA（电子设计自动化）工具，也就是画电子电路原理图，画PCB（打印电路板）的软件工具，基本是国外三大巨头：Altium Designer，Cadence，Mentor。

最近将多年来收集到的教学视频、国内外图书、源码等整理整合拿出来，涉及计算机基础、单片机(51、AVR、PIC)、STM32、ARM、Linux、Python、制图(protel、AD、cadence)、

零极点分析 零极点分析是研究线性时不变网络行为的一种有效方法，可用于 模拟电路 的设计。因此，它可用于确定设计的稳定性。 在零极点分析中，用网络传递函数来描述网络。对于任意线性时不变网络。可以写成一般

小哥二层板PCB设计 原理图绘制基本操作 10.移动：默认连线和移动元件一同移动，按住alt移动仅元件移动。 原理图绘制完成后的一些后期处理 小哥二层板PCB设计 6.导入网络表 9.走线 1.生成网

设置分组 需要等长的线比较多时, 可以设置分组, 省去一些设置: 分析长度 连接QSPI_Flash或者TF卡之 类 的, 引脚比较分散, 又需要等长, 如果事先已经连好, 可以从中选出一根最长的作为

Slikscreen_Top ：顶层丝印层 Assemly_Top ：装配层，就是元器件含铜部分的实际大小，用来产生元器件的装配图。我自己感觉这一层如果对于贴片的元器件，如电容，就是两个贴片铜片的实际

Sigrity各模块功能介绍： PowerDC: ①可以用来进行PCB板级（单板和多板）的直流压降和通流问题，主要研究从VRM(电压管理模块，在Sigrity里就是源端）到SINK（负载端）的直流压降

1、常用 命令 “i” 添加器件 “q” 修该选定器件 “w” 连线（细） “W” 连线（粗） “p” 添加端口 “l” 添加标签 “ m ” 移动 “c” 拷贝 “ESC” 取消 “del” 删除器

刚开始使用时，界面字体太小，很费眼，在网上搜索找到了更改字体的方法， 一、虚拟机字体大小设置 参照下图，推荐设置为14-16字号 顺便说一下，第二个(Background)是更换桌面背景，好看的桌面背

关于Start page让广大 设计 工程师非常苦恼，关闭Start page方法如下： 1. 任意打开一个 DSN 文件或者新建一个，然后依次在任务栏找到View->Toolbar->Command

删除cdslck文件： find -name "*.cdslck" find -name \*.cdslck | xargs rm 关于这个cdslck文件，会lock掉文件，目的是保护文件，但是有时

一、 ORCAD 部分 1、orcad capture复制器件不自动编号的设置方法 注意红色圈中是菜单，黄色圈内是需要勾选的部分。 2、多次放置 Place net alias的骚操作 问：图中有两个

PS:以下全部 命令 都需在root权限下执行，打开一个新的终端后，输入su回车，输入密码后，即可进入root权限 如图，@前有“ root ”,即为root模式 PS: centos版本为7.8；

1.File-----Properties选项 然后会弹出相应的对话框 其中，None：表示 无限制 ；14:表示限制时间为14天；90 ：表示限制时间为90天； 180 ：表示限制时间为180天；365 ：表示限制时间为365天； Vie

  ⏪《上一篇》   🏡《上级目录》   ⏩《下一篇》 目录 1，概述 2，Component Report作用 3，Component Report示例 4，Component Report导出方法 4.1，方法1 4,2，方法2 B站

下面是我整理的笔记，基本上原创很少，我写的极可能是胡说八道，凑合着看 一键获取完整项目代码 1 自己去找个案例做，我这个图片不一定是我的 目录 打开PCB Editor界面 Product Choices 下面的小工具 Allegro的s

六、修改差分线对，选择Electrical 》 Differrential Pair： 然后可以新建或者使用默认设置： 设置完成后，选择Physical 》 Net 》 All Layers： 可以实时调试差分或等长设置： 七、等长数据线的设置： 选择relative propagation： 右键选择操作信号，选择 create 》 match group 》 添加的信号需要有数据线，时钟线...

十一、不能随意关闭OpenGL，否则会导致PCB颜色十分明亮，或者影响如镜像等功能： 十二、在做等长时，如果同一个网络放在了两个match group中，那么在绕线时会出现右下角状态栏左右都有余量显示的现象，而不是通常的只有一个余量状态，因此应该避免这种情况...

十六、关于差分线的 D P 错误 一般此错误出现在约束管理器》电气特性》走线》差分对一栏设置中： 十七、怎么挖空敷铜 修改敷铜边界时，使用edit boundary即可，但是该命令不可以修改敷铜内部，修改内部可以使用： shape 》 manual void/cavity 》 polygon 即可挖空敷铜 注： 如果挖空后需要修改边界...

判断MOS管工作状态 Results>Print>DC Operating Points 仿真完成后按照以上操作点击想要查看的MOS管，会得到管子的参数 这里主要关注region，region可取值0、1、2、3，分别对应MOS管不同状态，一般的模拟IC设计中，常需要MOS管处于饱和状态...

覆铜全填充 这是一个覆铜，点状填充，从AD过来的是不是看着很方 Setup>User Preferences 这样就舒服多了（没变的滑动滚轮放大一下自己就会刷新） 覆铜透明度设置 有时候覆铜颜色浅一点确实方便检查 这个杆往左拖就是透明到只有框，往右拖就是颜色加深 免责声明：本文系网络转载或改编，未找到原创作者，版权归原作者所有。如涉及版权...

在制作PCB Footprint前，需要先制作焊盘，焊盘制作需要用的工具是Pad Designer。Pad Designer一般是用来制作规则焊盘的...

新建工程（File->New） 设置绘图尺寸，栅格(Setup->Design Parameter) Display 开启栅格，栅格大小5mil Design 单位mil，精度0 绘图尺寸 width :18000mil，height:12000mil（约等于width 457mm...

Layout快捷键： shift+z：缩小 ctrl+z：放大 F：整图居中显示 u：撤销上一次操作 Esc：清楚刚键入的命令 Ctrl +D：取消选择，这个也可用鼠标点击空白区域实现。经常使用这个快捷键可以防止误操作。 c：复制 m：移动 q：显示属性 Delete：删除 shift+x：进入下一层版图 ctrl+x：还回上一层版图 i：插入模块(Instance) S：拉伸工具Stretch，

修改原理图 AD软件的布线真的是比cadence要简单很多。只要之前有一点布线基础的，均可以直接上手呀。大学毕业后就没有画过 layout 了

Cadence allegro 17.4 Editor设计入门可能遇到的问题 写一下从第一步开始的每个步骤所遇到问题或者BUG吧 （暂不涉及原理图） 首先从原理图的网表开始吧，原理图画好之后可以生成网表到文件夹

注：该界面显示的subclass指的仅是在cadence中显示的层，没有打开显示的层，则不显示。 如果点击第6步“导出dxf”，出现下图所示的错误警告，则可能是因为有

大型语言模型已成为 AI/ML 的头版新闻，但与许多计算技术一样，CFD 行业长期以来一直在该领域取得突破，而 Cadence Fidelity CFD 软件就是其中之一。

工具层出不穷，目前进入我国并具有广泛影响的EDA软件有：EWB、PSPICE、OrCAD、PCAD、Protel、 ViewLogic、Mentor、Graphics、Synopsys、LSIlogic、Cadence

AWR：由National Instruments（AWR现被Cadence从NI收购）开发...

Allegro Package Designer Plus 封装设计亮点——供电网络设计 供电网络需要充足稳定的电源供应和良好的接地设计，在 Cadence Allegro Package Designer

1.Introduction to Functional Coverage Rapid Adoption Kit (RAK) (cadence.com) https://support.cadence

发现了一个版权不详的学习笔记，基于Cadence51的，看了一点发现写的很好，也适合初学者，所以打算学习一下，结合已有的开发环境和工程文件。 今天开始第一章。 1.1启动前的准备 保证软件已经安装，并

cadence17.4 allegro class和subclass常用层介绍 1.allegro中class和subclass非常重要，充分理解后可以快速地找到对应的图层，并绘制和修改。

而Cadence，这款全球知名的电子设计自动化（EDA）软件，正以它独特的技术优势和灵活的应用方案，成为众多企业实现成

《企业内训—Cadence Allegro企业实训课程大纲》 课程大纲 优质售后，提升培训效果 参训学员或者企业在课程结束后，可以享受相关凡亿教育技术的方面的优质售后，作为授课之补充，保证效果，达到学习目的

Cadence 推出全新数字孪生平台 Millennium Platform 汽车产业的格局一直在不断变化，这一点是有目共睹的。从最新的车型到最新的技术，汽车设计总是会给我们带来惊喜。

本文主要介绍了模拟IC设计中利用Cadence Virtuoso 软件对电路原理图(Schematic)进行编辑的使用技巧及其相关快捷键。

Cadence作为一流的电子设计自动化（EDA）的软件公司，其EDA工具绝对是大部分公司的首选。我们常用的两个组件为Orcad和Allegro，一个是原理图设计，一个是PCB设计。

目录 画原理图库 调用原理图库 画原理图库 首先打开CADENCE的画原理图的软件Capture CIS 17.4，然后点击File-New-Library新建原理图库，新建完成后会自动保存在安装目录下

学习Cadence时遇到的一些问题 由于学习的视频是17.4的版本 我下载的是比较新的22.1一些设置和功能位置有变化 我用到的就在这里做一下记录 和一般的软件快捷键大相径庭Ctrl+F(Find)也可以查找

Cadence在配置可变（变种）BOM的时候，有时候会把一个元器件放在两个BOM，导致导出BOM时出现冲突无法导出，出现如下提示需要运行 Resolve Ambiguity 这时候可以点击 BOM Variant

本文主要记录了如何用Cadence Virtuoso IC617建立器件和生成版图。虽然前面的文章记录过如何生成器件，但是本文将重新记录，方便查看和学习。本文将用以下原理图，这是一个反相器。

Cadence Allegro 网络及网络类的颜色设置管理 在PCB设计的时候，常常为了设计方便，会对某些特殊的网络或者某一网络类进行颜色的分配，具体步骤如下： 1）给某一单独的网络进行颜色的分配 执行菜单命令

本讲的主要内容是使用Cadence新建原理图工程以及原理图库。 首先按上一讲的内容打开“Capture CIS”，安装后初次打开可能弹出一个工具选择的界面，如下所示。

本课程基于 Cadence Allegro PCB 最新版本 Allegro X 进行 RK3588 实例项目设计，是一个完整的项目设计过程，从 PCB 设计到仿真分析，力求通过实例项目的操作演示，将软件新的功能和技巧融入到工程师的设计中去

Cadence发布了其仿真产品Sigrity系列的新版本—Sigrity 2017 ，带来了多项新的仿真功能，专为加速PCB电源完整性及信号完整性仿真流程量身打造。

Cadence Sigrity 2021是一款PCB电路设计仿真软件，可帮助PCB设计团队缩短设计周期的同时实现设计成本和性能的最优化。